tóm tắt luận án nghiên cứu thuật toán điều khiển thích nghi luồng tham chiếu để nâng cao tốc độ cho các hệ xử lý song song chuyên dụng

BỘ GIÁO DỤC VÀ ĐÀO TẠO
ĐẠI HỌC THÁI NGUYÊN


CHU ĐỨC TOÀN






NGHIÊN CỨU THUẬT TOÁN ĐIỀU KHIỂN THÍCH NGHI
LUỒNG THAM CHIẾU ĐỂ NÂNG CAO TỐC ĐỘ CHO CÁC
HỆ XỬ LÝ SONG SONG CHUYÊN DỤNG

Chuyên ngành: Kỹ thuật Điều khiển và Tự động hóa
Mã số: 62.52.02.16


TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT






THÁI NGUYÊN - 2013

Công trình được công bố tại: Đại học Thái Nguyên

Người hướng dẫn khoa học: PGS.TS. Đỗ Xuân Tiến
PGS.TS. Nguyễn Hữu Công



Phản biện 1:………………………………………………
Phản biện 2:……………………………………………
Phản biện 3:………………………………………………



Luận án sẽ được bảo vệ trước Hội đồng chấm luận án cấp Trường
họp tại…………………………………………….
Vào hồi………….giờ, ngày…… tháng……năm…….








Có thể tìm hiểu luận án tại thư viện: Thư viện Đại học KTCN; Trung
Tâm Học liệu Đại học Thái Nguyên; Thư viện Quốc Gia Việt Nam.
1

TÓM TẮT LUẬN ÁN
1. Tính cấp thiết đề tài

Nhiều lĩnh vực mới như đồ họa máy tính, trí tuệ nhân tạo, phân
tích số, tính toán song song trong công nghiệp dầu khí, các thiết bị
không người lái, thiết bị nhận dạng bám sát đa mục tiêu di động ,
đòi hỏi phải xử lý một khối lượng dữ liệu rất lớn với tốc độ rất cao.
Hầu hết những bài toán này, những máy tính tuần tự là không đáp
ứng được yêu cầu thực tế. Nghiên cứu về hệ xử lý song song hiện
nay tập chung hai hướng nghiên cứu chính như sau:
Một là nghiên cứu các hệ xử lý đa năng như siêu máy tính
(Suppercomputer), máy tính lớn (Mainframe), máy tính mini
(Minicomputer) thực hiện đa năng: cấu trúc phần cứng và chức
năng phần mềm của máy tính cần phải được tổ chức đa chức năng
rất phức tạp. Mô hình toán cũng rất phức tạp, vượt qua khỏi cơ
cấu tính toán thông thường. Do vậy, khi áp dụng cho các ứng
dụng chuyên dụng, tốc độ xử lý của chúng thường chậm hơn so
với khả năng của bộ vi xử lý, thông số thời gian thực khó kiểm
soát một cách chính xác Hệ xử lý song song đa năng quy mô rất lớn
kèm theo cơ cấu phần mềm vận hành cấu trúc này rất phức tạp. Vì
vậy các hệ máy tính này có giá thành rất đắt. Đây là vấn đề khó khăn
khi giải quyết các bài toán đặc thù có yêu cầu tốc độ nhanh, giá thành
rẻ phù hợp với điều kiện nền kinh tế Việt Nam.
Hai là nghiên cứu các hệ xử lý song song đa CPU chuyên dụng đó
là: Hệ xử lý song song chuyên dụng phục vụ một hay một lớp bài
toán cụ thể, gần nhau về chức năng. Do đó, phương thức thao tác,
cấu trúc tập hợp dữ liệu cần xử lý, cấu trúc dữ liệu kết quả đều xác
2

định trước, nên dễ phân rã chức năng hơn; dễ lựa chọn cách tổ chức
dữ liệu và phương pháp xử lý thích hợp với yêu cầu tốc độ. Với
nhiệm vụ cụ thể và cấu trúc dữ liệu xác định, có thể xây dựng thuật
toán xử lý tối ưu, cấu trúc phần cứng thích hợp, tận dụng tài nguyên
hệ thống hợp lý. Do chức năng của hệ xử lý song song chuyên dụng
là hữu hạn và tường minh, nên chương trình Monitor được xây dựng
ở mức tối ưu nhất, dễ hiệu chỉnh và quan trọng hơn là đáp ứng nhanh
yêu cầu của các tiến trình vận hành trong hệ thống.
Qua phân tích ở trên đề tài luận án lựa chọn theo hướng nghiên
cứu thứ hai là hệ xử lý song song đa CPU chuyên dụng. Trong hệ xử
lý song song đa CPU chuyên dụng, không gian nhớ dùng chung
(KGNDC) rất quan trọng: là nơi lưu trữ các cơ sở dữ liệu cần xử lý,
chứa chương trình điều hành Khi nhiều luồng tham chiếu truy cập
vào bộ nhớ dùng chung cùng một thời điểm có thể dẫn đến xung đột,
hệ thống lúc đó có thể bị treo hoặc tốc độ truy cập thấp, hiệu năng
của bộ nhớ dùng chung giảm không đáp ứng được yêu cầu tốc độ của
bài toán đặt ra. Phần quan trọng của KGNDC là các bộ điều khiển
luồng tham chiếu. Trên cơ sở đó vấn đề cần giải quyết là tổng hợp cơ
cấu điều khiển thích nghi luồng tham chiếu tới KGNDC nhằm giảm
thiểu tối đa xác suất xung đột khi truy cập tài nguyên dùng chung,
nâng cao tốc độ tính toán có ý nghĩa rất quan trọng. Từ những phân
tích trên, việc đặt ra bài toán nghiên cứu hệ xử lý song song đa CPU
chuyên dụng đáp ứng tốc độ xử lý nhanh và có độ tin cậy cao, giá
thành hợp lý là cần thiết và là cơ sở hình thành đề tài của luận án:
“Nghiên cứu thuật toán điều khiển thích nghi luồng tham chiếu để
nâng cao tốc độ cho các hệ xử lý song song chuyên dụng ”.

3

2. Đối tượng và phạm vi nghiên cứu
- Đối tượng nghiên cứu luận án là KGNDC trong hệ xử lý song
song đa CPU chuyên dụng.
- Phạm vi nghiên cứu của luận án là giới hạn trong việc xây dựng
mô hình toán học tham chiếu tới KGNDC trong hệ xử lý song song
đa CPU chuyên dụng, chỉ rõ các điều kiện ràng buộc giữa các thông
số và các thông số có thể thay đổi điều khiển được để tổng hợp hệ
điều khiển thích nghi luồng tham chiếu tới KGNDC nhằm nâng cao
hiệu năng giảm thiểu xác suất xung đột khi truy cập tài nguyên dùng
chung.
3. Phương pháp nghiên cứu của luận án
- Dựa trên lý thuyết kinh điển là lý thuyết hàng đợi, lý thuyết xác
suất cụ thể là quá trình Morkov dừng, phân bố Poát - xông để xây
dựng và tính toán hiệu năng cho mô hình toán học tham chiếu tới
KGNDC trong hệ xử lý song song đa CPU.
- Mô tả toán học mô hình bộ nhớ dùng chung trong hệ xử lý song
song đa CPU.
- Nghiên cứu xây dựng hệ thống điều khiển thích nghi luồng tham
chiếu sử dụng công nghệ đương đại FPGA.
4. Ý nghĩa khoa học và thực tiễn luận án
4.1. Về mặt khoa học
Ý nghĩa khoa học là nghiên cứu triển khai ứng dụng các bộ điều
khiển thích nghi luồng tham chiếu tới KGNDC cho hệ xử lý song
song đa CPU chuyên dụng nhằm nâng cao hiệu năng, nâng cao tốc
4


độ, giảm thiểu tối đa xác suất xung đột khi truy cập tài nguyên dùng

chung.
4.2. Về thực tiễn
Kết quả nghiên cứu sẽ làm tài liệu tham khảo cho sinh viên và
học viên cao học cũng như các nhà nghiên cứu quan tâm nghiên cứu
về hệ xử lý song song đa CPU chuyên dụng. Từ kết quả nghiên cứu
của đề tài này làm cơ sở cho nhiều nghiên cứu tiếp theo nhằm đưa
ứng dụng rỗng rãi các hệ xử lý song song đa CPU chuyên dụng vào
hệ thống thực tế ở Việt Nam, nhất là các hệ thống có yêu cầu cao về
tốc độ.
5. Cấu trúc luận án
Luận án bao gồm ba chương thuyết minh, phần kết luận và tài liệu
tham khảo.
Chương 1. Kiến trúc hệ xử lý song song đa CPU
1.1. Tài nguyên hệ thống
1.1.1. Tài nguyên phần cứng
1.1.2. Tài nguyên phần mềm
1.2. Các định nghĩa về hệ xử lý song song
1.3. Phân loại hệ xử lý song song
- Michel J.Flynn đưa ra 4 mô hình kiến trúc hệ xử lý song song là:
(i) mô hình SISD; (ii) Mô hình SIMD; (iii) mô hình MISD; (iv) mô
hình MIMD.
5


- Handler phân loại hệ xử lý song song dựa trên cấp độ song song
và cấp độ xử lý theo cơ chế đường ống của cấu trúc phần cứng.
1.4. Kiến trúc chung của hệ xử lý song song đa CPU
1.4.1. Mô hình
1.4.2. Những vấn đề liên quan đến hiệu năng
1.5. Kiến trúc của hệ xử lý song song đa CPU chuyên dụng

1.5.1. Các đặc trưng của hệ xử lý song song đa CPU chuyên dụng
a) Chức năng chuyên dụng
Chức năng chuyên dụng còn được thể hiện trên cấu trúc dữ liệu mà
hệ phải xử lý. Cấu trúc dữ liệu này phần lớn là dữ liệu véc tơ do có
cấu trúc phần tử giống nhau và chúng xắp xếp có thứ tự (như cấu
trúc: cự ly-phương vị-độ cao) cho phép dễ dàng véc tơ hoá cơ sở dữ
liệu này. Hệ quả là dễ thực hiện các thao tác xử lý dữ liệu theo cơ
chế đường ống - một cơ chế nâng cao hiệu năng của hệ xử lý.
b. Cấu trúc phần cứng tối giản
Do hệ xử lý song song chuyên dụng thực hiện một nhiệm xác định
và nhiệm vụ này được xác lập chỉ trên một lớp bài toán nên các
thông số cấu trúc được xác định khá chính xác. Hệ quả là khâu tổ
chức phần cứng sẽ bảo đảm sự tối giản bằng các thuật toán phân
hoạch chuẩn.
c. Tốc độ và hiệu năng cao
d. Độ tin cậy cao
6


Đây là một yêu cầu, đồng thời cũng là đặc điểm của hệ xử lý
song song chuyên dụng. Thoạt nhìn có vẻ như yêu cầu này là xung
đột với yêu cầu về tốc độ cao của hệ. Tuy nhiên, khác với máy tính
đa dụng, hệ xử lý song song chuyên dụng phần lớn là hệ thống khó
bảo trì, thậm chí không thể bảo trì (như các hệ xử lý đặt trên vệ tinh,
trên các tên lửa tự dẫn, hoặc nằm trong hệ thống cảnh báo sớm đặt
dưới lòng biển ) nên nó đòi hỏi độ tin cậy phải cao.
1.5.2. Kiến trúc của hệ xử lý song song đa CPU chuyên dụng
a. Mô hình hệ xử lý song song đa CPU chuyên dụng
b. Những yếu tố ảnh hưởng đến hiệu năng hệ xử lý song song đa
CPU chuyên dụng

c. Lệnh rẽ nhánh
1.6. Luận giải, định hướng nghiên cứu của đề tài
Qua việc phân tích, giới thiệu về hệ xử lý song song đa CPU đa năng
và hệ xử lý song song đa CPU chuyên dụng mục (1.4) và (1.5).
Đối với hệ xử lý song song đa CPU chuyên dụng, hiệu năng phụ
thuộc chủ yếu vào tốc độ truy cập vào các tài nguyên chung, nhưng
quan trọng nhất là KGNDC vì ở đây khả năng xung đột là cao nhất
(vì tần suất sử dụng KGNDC cao hơn nhiều so với các tài nguyên
khác như I/O port, thiết bị ngoại vi…). Một trong những nhiệm vụ
của khâu tổng hợp hệ thống là giảm thiểu khả năng xung đột khi
tham chiếu vào KGNDC của các đơn CPU là một nhiệm vụ quan
trọng. Ví dụ: Hệ thống giám sát các phương tiện bay. Các phương
tiện bay: (i) ở các cự ly khác nhau (ii) tốc độ cũng rất khác nhau. Các
thông số cần giám sát cho một đối tương bay: (i) cự ly (ii) phương vị
7


và (iii) độ cao, khi kiểm soát được các thông số này thì mới có thể vẽ
được quỹ đạo bay. Từ đó mới có thể đưa ra các quyết định khác (tiêu
diệt, không tiêu diệt…).

Hình 1.13. Cự ly quan sát của hệ
Vành khăn c
ự ly

ngoài cùng
N1024


t
t
Vành khăn
cự ly N1023
Vành khăn
cự ly N1
Xung kích phát
tần số 375 Hz
Xung ph
ản
xạ từ mục
tiêu trên các
cự ly khác
nhau

Chu k

ỳ lặp lại của xun
g

U
8


- Tình hình nghiên cứu trong nước: Công trình nghiên cứu “ Xử lý
bài toán cấp 1 cho thông tin tình báo ra đa”, Đề tài nghiên cứu khoa
học cấp Bộ Quốc Phòng, tác giả Nguyễn Văn Liên (2010-2012).
Trong đó đề tài này chỉ rõ cần phải xử lý đồng thời cả tham số cự
ly, phương vị và độ cao cho 1024 vành khăn cự ly. Nhưng đề tài
cũng chưa đề cập đến KGNDC.
- Tình hình nghiên cứu ngoài nước: Công trình nghiên cứu điển hình
có 3 tác giả nghiên cứu từ năm 2000 đến nay vẫn tiếp tục nghiên cứu
về hệ xử lý song song. Công trình nghiên cứu công bố năm 2000,
Baghdadi A., Zergainoh N. E. Năm 2004, Chou Y., Fahs B., AND
Abraham S, cũng trong năm 2004 có công trình của tác giả: Ken
Mai, Ron Ho, Elad Alon, Dean Liu, Dinesh Patil, Mark Horowitz.
Tuy nhiên các đề tài này đều ứng dụng cho hệ thống lớn đa CPU đa
năng, các siêu máy tính. Do vậy các đề tài này nghiên cứu không hạn
chế về số lượng CPU có thể hàng nghìn CPU. Vì vậy mà nhiều tham
số ràng buộc chặt chưa được chỉ rõ, việc vẽ đồ thị khảo sát trong
miền rất rộng gặp nhiều khó khăn. Còn hệ xử lý song song đa CPU
chuyên dụng, số lượng CPU không quá nhiều, phân rã chức năng tốt.
1.7. Kết luận chương 1
Với việc đánh giá và phân tích ở chương một đã giải quyết được
một số vấn đề sau:
- Giới thiệu những nét khái quát nhất về hệ xử lý song song đa
năng và hệ xử lý song song đa CPU chuyên dụng.

- Lựa chọn được đối tượng nghiên cứu là hệ xử lý song song đa
CPU chuyên dụng cụ thể là KGNDC.
9


- Định hướng nghiên cứu hệ xử lý song song đa CPU chuyên
dụng theo hướng ứng dụng phương pháp điều khiển hiện đại để điều
khiển luồng tham chiếu tới KGNDC trong hệ xử lý song song đa
CPU cụ thể là cơ cấu điều khiển thích nghi luồng tham chiếu tới
KGNDC nhằm giảm thiểu tối đa xác suất xung đột khi truy cập tài
nguyên chung.
Trên cơ sở nghiên cứu các bước đầu về hệ xử lý song song đa
CPU chuyên dụng, trong chương 2 luận án sẽ đi sâu nghiên cứu,
phân tích, xây dựng mô hình toán học tham chiếu tới KGNDC.
Chương 2. Xây dựng mô hình toán học tham chiếu bộ nhớ chung
trong hệ xử lý song song đa CPU
2.1. Cơ sở lý thuyết
Để xây dựng mô hình toán học cho cơ chế điều khiển tối ưu luồng
tham chiếu trong hệ xử lý song song đa CPU chuyên dụng dựa vào
các yêu cầu của các hệ xử lý chức năng được diễn tả trong chương 1
thực hiện với KGNDC, luận án cần sử dụng:
- Lý thuyết hàng đợi (queuing theory) dùng để mô tả n luồng tham
chiếu tới KGNDC với cơ chế xếp hàng ở lối vào/ra.
- Lý thuyết xác suất, cụ thể là quá trình Markov được sử dụng để
đồng nhất cơ chế tham chiếu của n luồng tham chiếu tới KGNDC
với cơ chế đồng bộ trong hoạt động của hệ xử lý song song đa CPU
chuyên dụng. Tức là trạng thái hệ thống chỉ được xác lập sau thời
điểm xung nhịp hệ thống. Hơn nữa ở đây chỉ sử dụng quá trình
Markov dừng để khẳng định rằng trạng thái tương lai của hệ thống
10

chỉ phụ thuộc vào trạng thái hiện tại của hệ thống (mà không phụ
thuộc vào các trạng thái trước đó).
- Sử dụng phân bố của các tham chiếu tới KGNDC của hệ xử lý song
song đa CPU chuyên dụng là phân bố Poát – xông do: Các hệ xử lý
song song đa CPU chuyên dụng được phân rã tốt chức năng thực
hiện nên thời gian tham chiếu là ít hơn nhiều so với thời gian làm
việc trên các hệ đơn CPU của hệ thống
2.2. Xây dựng mô hình toán học tham chiếu bộ nhớ dùng chung
trong hệ xử lý song song đa CPU
2.2.1. Mô hình truyền thống tham chiếu bộ nhớ dùng chung trong
hệ xử lý song song đa CPU






2.2.2. Xây dựng mô hình cải tiến tham chiếu bộ nhớ dùng chung
trong hệ xử lý song song đa CPU
Để xây dựng mô hình toán học, luận án xác định từ các định nghĩa
về hiệu năng E. Hiệu năng truy cập E ở đây được định nghĩa như là
tỷ số:
0
/
accacc
NNE 

MUX

Control

Bộ nhớ dùng
chung
+ Kênh địa chỉ
+ Kênh điều khiển
Hình 2.1. Tham chiếu bộ nhớ dùng chung trong hệ xử lý
song song.
11


Trong đó: N
acc
– Tổng số lượng các tham chiếu thành công.
N
acc0
- tổng số các tham chiếu đã phát động bởi hệ
thống. Nếu coi xác suất tham chiếu tới KGNDC là E để đảm bảo một
tham chiếu thành công thì ta cần 1/E phép thử.
Gọi P là xác suất thanh ghi tham chiếu lối vào là rỗi, còn khi
bận sẽ có xác suất là Q = 1- P. E
l
là hiệu năng của hệ thống khi
điều kiện thanh ghi lối vào đang ở trạng thái rỗi
E
p
là hiệu năng của hệ thống khi điều kiện thanh ghi lối vào
đang ở trạng thái bận. Ba đại lượng này có quan hệ chặt chẽ với
nhau và được biễu diễn bằng bài toán xác suất có điều kiện. Để
đảm bảo một tham chiếu thành công cần N

acc
/N
acc0
, khi đó ta có:
EE
Q
E
P
N
N
placc
acc
111
0

Biểu thức hiệu năng được viết lại như sau:

lp
pl
QEPE
EE
E

 (2.1)
Đây là mô hình toán học để xác định hiệu năng của kiến trúc bộ nhớ
dùng chung với bộ đệm đóng vai trò hàng đợi ở lối vào và lối ra các
mô đun nhớ vật lý. Để xác định mô hình này và xuất hiện các tham
số điều khiển được cần tính ba thành phần là: (i) P – Xác suất thanh
ghi tham chiếu lối vào rỗi; (ii) E
p

– Hiệu năng tham chiếu thanh ghi
lối vào bận; (iii) E
l
– Hiệu năng thanh ghi tham chiếu lối vào rỗi.
Những đại lượng này rất phức tạp và phụ thuộc rất nhiều tham số
liên quan đến cấu trúc hệ thống.
12


2.2.2.1. Xác định đại lượng P – Xác suất để thanh ghi tham chiếu lối
vào rỗi
- Để khảo sát được P ta cần mô hình hoá toàn bộ quá trình tham
chiếu của các CPU đến bộ nhớ dùng chung. Trên cơ sở của mô hình
lý thuyết hàng đợi, mô tả trên hình 2.2.a, kết hợp với các đặc điểm
của hệ xử lý song song đa CPU chuyên dụng, có thể xem kiến trúc
bộ nhớ dùng chung như một hệ thống gồm k hàng đợi độc lập theo
quy tắc M/D/1/m. Điều đó có nghĩa: quá trình tham chiếu tới bộ nhớ
dùng chung là quá trình Poission và có phân bố Markov (M); thời
gian phục vụ của bộ nhớ là xác định (D); không gian nhớ phục vụ
các tham chiếu bằng 1 và kích thước hàng đợi của mỗi mô đun nhớ
bằng m
- Xác suất để thanh ghi tham chiếu lối vào rỗi sẽ được xác định:

 
   
   
 
 

 








m
n
n
i
in
in
i
m
n
i
in
nii
e
nNPP
0 0
1
0
!
1
11




(2.15)
2.2.2.2. Xác định E
p
- Hiệu năng khi các hàng đợi của các mô đun
nhớ đầy
Xét trong trường hợp hiệu năng khi các hàng đợi của các mô đun nhớ
đầy: Khi phát động một tham chiếu từ một đơn CPU bất kỳ, thì vẫn
có xác suất được phục vụ (tham chiếu có xác suất thành công nhất
định). Vì vậy ta tính E
p
Hiệu năng khi các hàng đợi mô đun nhớ đầy,
E
p
được tính như sau:
13


bTTnqq
q
E
PP
P
/)1(2112
2
2

 (2.18)
2.2.2.3. Xác định E
l
- Hiệu năng khi thanh ghi tham chiếu lối vào

băng nhớ rỗi
Xét trường hợp hiệu năng khi thanh ghi tham chiếu lối vào băng
nhớ rỗi: Khi phát động một tham chiếu thì xác suất không thành công
vẫn tồn tại. Vì vậy cần phải tính E
l
(Hiệu năng khi thanh ghi tham
chiếu lối vào băng nhớ rỗi), được tính như sau: giả thiết mỗi luồng
tham chiếu sẽ ở một trong ba trạng thái: (i) trạng thái tự do, (ii) trạng
thái luồng tham chiếu đang thực hiện một tham chiếu sẽ thành công,
(iii) trạng thái đang thực hiện tham chiếu sẽ không thành công.
Giả sử tồn tại các đại lượng: q - xác suất để một luồng tham chiếu
đang ở trạng thái tự do khởi tạo một tham chiếu;  - xác suất để
luồng tham chiếu này ở trạng thái tự do;  - xác suất luồng tham
chiếu thực hiện một tham chiếu thành công;  - xác suất để luồng
tham chiếu thực hiện một tham chiếu không thành công; - xác suất
để một tham chiếu thành công.
)1(2
)1(4)21(21
2
q
qqqqqq
E
l





(2.25)
2.3. Kết luận chương 2

Chương 2 luận án đã giải quyết được các vấn đề sau:
14


- Đã xây dựng được mô hình toán học tham chiếu tới KGNDC cho
hệ xử lý song song đa CPU chuyên dụng, ràng buộc các tham số có
thể tính toán và điều khiển được như kích thước hàng đợi m, b…
- Mô hình toán học tham chiếu KGNDC sẽ được sử dụng ở
chương 3 trong việc xây dựng hệ thống có cơ cấu điều khiển thích
nghi luồng tham chiếu tới KGNDC cho hệ xử lý song song đa CPU
chuyên dụng.
Chương 3. Xây dựng mô hình điều khiển thích nghi cho hệ xử lý
song song đa CPU chuyên dụng
3.1. Xây dựng phần mềm khảo sát
3.1.1. Xây dựng modul chính phần mềm khảo sát

Hình 3.1. Giao diện phần mềm tính toán hiệu năng hệ xử lý song
song đa CPU
3.1.2. Xây dựng modul phần mềm tính toán hiệu năng hệ xử lý
song song đa CPU trong quan hệ với chu kỳ bộ nhớ dùng chung
Tc
15



Hình 3.2. Giao diện phần mềm tính toán hiệu năng hệ xử lý song
song đa CPU trong quan hệ với chu kỳ bộ nhớ dùng chung Tc
3.1.3. Xây dựng modul phần mềm tính toán hiệu năng hệ xử lý
song song đa CPU trong quan hệ với số lượng luồng tham chiếu n

Hình 3.3. Giao diện phần mềm tính toán hiệu năng hệ xử lý song
song đa CPU trong quan hệ với số lượng luồng tham chiếu n.
3.1.4. Xây dựng modul phần mềm tính toán hiệu năng hệ xử lý
song song đa CPU trong quan hệ với chu kỳ bộ nhớ Tc khi khảo
sát ở giá trị ρ =0,5
16



Hình 3.4. Giao diện phần mềm tính toán hiệu năng hệ xử lý song
song đa CPU trong quan hệ với chu kỳ bộ nhớ Tc khi khảo sát ở giá
trị ρ = 0.5
3.2. Khảo sát, đánh giá hiệu năng của mô hình điều khiển
Sử dụng chương trình phần mềm đã được luận án xây dựng khảo
sát hiệu năng của hệ theo các mối quan hệ đã được tiết lập, ta nhận
được các đồ thị tương quan giữa chúng. Các kết quả như sau: Cụ thể,
khi T =T
c
= 16, kết quả mô phỏng không hàng đợi (m=0) cho kết quả
là 0,27; và hiệu năng bằng 0,65 khi sử dụng hàng đợi.
0
0.2
0.4
0.6
0.8
1
1 3 5 7 9 11 13 15 17 19 21
T
Mô hình Bailey (m=0)
m=2

E

Hình 3.5. Hiệu quả tham chiếu ngẫu nhiên băng nhớ logic theo T
được so sánh trong hai trường hợp khi m=2 và trường hợp
không có băng nhớ logic (m =0, T
l
=T
d
=0)
17



Hình 3.6. Sự phụ thuộc của E theo chu kỳ vật lý của mô đun nhớ Tc
khi m thay đổi
0.0
0.2
0.4
0.6
0.8
1.0
1 5 10 15 20 25 30 35 40 45 50
m=6
m=4
m=2
m=0
n
E

0.0

0.2
0.4
0.6
0.8
1.0
1 5 10 15 20 25 30 35 40 45 50
m=6
m=4
m=2
m=0
E
n

a) b)
Hình 3.7. Đồ thị của E theo số luồng tham chiếu n. a) T
c
=10;
b) T
c
= 5
Theo kết quả khảo sát, hiệu năng càng tăng khi kích thước hàng đợi
tăng. Tuy nhiên không thể thiết kế bộ đệm với kích thước quá lớn, vì
ngay sau khi ghi dữ liệu vào bộ nhớ thì chỉ vài chu kỳ sau có thể có
tham chiếu yêu cầu đọc dữ liệu ngay.
18


0.0
0.2
0.4

0.6
0.8
1.0
1 5 10 15 20 25 30 35 40 45 50
Tc
m=6
m=4
m=2
m=0

Hình 3.8. Đồ thị của E theo chu kỳ vật lý mô đun nhớ Tc khi giữ cố
định ρ= 0,5
Với một hệ thống gồm có n luồng tham chiếu, l băng nhớ lôgíc, T
l
=1, m= 4 6 và q=1.0 (tải đầy đủ). Để hiệu năng E > 0,90 với
1
0
,


, với m =2 , cần chọn

<0,2. Khi tăng T
l
, chúng có tác động
làm hạ thấp hiệu năng toàn phần, để duy trì hiệu năng cần giữ

<
0,5.
Những tỷ lệ quan hệ tương tự có thể được đưa ra khi khảo sát với

Tc cố định, số lượng băng logic và số lượng luồng tham chiếu thay
đổi. Từ những kết quả nhận được, dựa vào mối quan hệ giữa  và E
hoàn toàn xác định những tham số cần tổng hợp thiết kế thỏa mãn
yêu cầu cho lớp bài toán xác định.
3.3. Xây dựng mô hình điều khiển thích nghi
Luận án xây dựng hệ điều khiển tương ứng với hệ thống điều
khiển vòng kín, tức là một cảm biến giám sát đầu ra đóng vai trò bộ
so sánh Eout với Eyc và cung cấp dữ liệu đó về một cấu trúc xử lý để
điều chỉnh một cách liên tục tín hiệu điều khiển đầu vào (tham số m)
khi cần thiết để giữ cho sai số điều khiển trong mức độ cho phép. Tín
hiệu phản hồi về hệ thống cho phép bộ điều khiển bù một cách linh
19


động cho những thay đổi trong hệ thống khi có sự thay đổi Eout với
Eyc. Một hệ thống điều khiển phản hồi lý tưởng loại bỏ tất cả những
sai số, có tác dụng giảm thiểu tác động của bất kỳ lực nào có thể
hoặc không thể phát sinh trong suốt quá trình làm việc và tạo ra một
phản ứng trong hệ thống mà phù hợp hoàn hảo với mong muốn của
người dùng. Trong thực tế, điều này không thể thực hiện được do sai
số đo lường trong các cảm biến, độ trể trong các bộ điều khiển, và sự
không hoàn hảo trong điều khiển đầu vào. Bộ điều khiển thích nghi
sử dụng công nghệ FPGA.





Hình 3.10: Sơ đồ khối điều khiển thích nghi cho hệ xử lý song song
đa CPU chuyên dụng

3.4. Công nghệ FPGA
3.4.1. Tái kiến trúc phần cứng bằng chương trình
3.4.2. Thiết kế hệ thống trên FPGA
3.5. Sơ đồ nguyên lý điều khiển thích nghi theo tham số m
Phần khảo sát đã chỉ rõ được mối quan hệ định lượng giữa hiệu
năng E với kích thước hàng đợi. Tuy nhiên E còn phụ thuộc vào mật
độ luồng tham chiếu theo thời gian (do tham số n không là hằng số)
nên cần một cơ cấu điều khiển kích thước m của hàng đợi trong mối
Bộ điều khiển thích nghi
ĐT ĐK

lp
pl
QEPE
EE
E



E
yc
E
out
∆e
m
-
B
ộ
đi
ều

khiển
FPGA
FPGA
λ

20


quan hệ với mật độ luồng tham chiếu. Cơ cấu này được thiết kế như
sau: coi cơ cấu hàng đợi như một cấu trúc FIFO thì phương pháp tái
cấu trúc FIFO theo tham số kích thước m dễ dàng thực hiện rất
nhanh được bằng công nghệ FPGA.
Trong trường hợp kích thước bộ FIFO bằng m >1 (Hình
3.16.a) sẽ sử dụng FPGA theo phương thức Hình 3.16.b.
Trong cấu trúc này khối “Tín hiệu điều khiển cho FPGA” về
bản chất là cơ cấu phát hiện luồng tham chiếu và tính mật độ trung
bình theo thời gian để ra quyết định là cần hàng chờ kích thước m
bao nhiêu là tối ưu. Cơ cấu chấp hành sẽ lập trình để tái kiến trúc cho
FPGA cho phù hợp. Bằng cách đó ta tiệm cận được hệ thống thích
nghi theo mật độ luồng tham chiếu.
Để điều khiển FPGA cần từ mã nhị phân có độ dài ít nhất là 3
bit để điều khiển nối mạch theo chức năng yêu cầu được thể hiện
trong bảng 3.2. Chú ý, khi khởi tạo thì bước đầu tiên là phát mã 000
để đảm bảo hở mạch toàn bộ.
Theo bảng điều khiển 3.2 ta có:
Trường hợp sử dụng cả 3 nhịp trễ ở lối vào tầng đường ống hiện
hành: bước 1-mã 001; bước 2-mã 100; bước 3-mã 110.
Trường hợp sử dụng 2 nhịp trễ ở lối vào tầng đường ống hiện
hành: bước 1-mã 001; bước 2-mã 101; bước 3-mã 111.
Trường hợp chỉ sử dụng 1 nhịp trễ ở lối vào tầng đường ống hiện

hành: bước 1-mã 011; bước 2-mã 111; bước 3-mã 111.
21



Hình 3.16. Mô hình điều khiển kích thước hàng đợi m
Bảng 3.2. Bảng điều khiển
Tín hiệu điều khiển cho FPGA dưới dạng mã nhị phân 3 bit với:
000 -> hở mạch 111-> không làm gì
Đầu vào D2 Đầu vào D3
Đầu vào Tầng đường
ống tiếp theo
Đầu ra D1 001 010 011
Đầu ra D2 100 101
Đầu ra D3 110
Trình t
ự phát
mã điều khiển

Phát bước 1 Phát bước 2 Phát bước 3
3.6. Kết luận chương 3
Chương 3 đã giải quyết được các vấn đề sau:
22


- Xây dựng các thuật toán, chương trình tính toán hiệu năng trong
môi trường Delphi.
- Đưa ra các kết quả mô phỏng cho thấy với trường hợp mô hình
toán học tham chiếu tới KGNDC khi không sử dụng bộ đệm kích
thước hàng đợi m có hiệu năng thấp hơn nhiều so với trường hợp khi

có sử dụng bộ đệm kích thước hàng đợi vào/ra m khác 0.
- Kích thước m là một tham số quan trọng để tối ưu hoá cấu trúc
bộ nhớ theo lớp bài toán thì hệ xử lý song song đa CPU sẽ vừa có
hiệu năng cao lại vừa có độ tin cậy cao. Đó chính là cơ sở cho cơ cấu
điều khiển thích nghi. Lúc này kích thước m sẽ là hàm của tần suất
tham chiếu của hệ thống vào KGNDC. Nếu sử dụng thêm cơ cấu
phát hiện và xác định được tần suất truy cập, sẽ điều khiển để cấu
trúc FPGA thay đổi kích thước hàng đợi cho các bank bộ nhớ cho
phù hợp với tần suất này.
Kết luận chung và kiến nghị
1. Kết luận:
Hệ xử lý song song đa CPU ngày càng được ứng dụng rộng rãi
trong nhiều lĩnh vực, kể cả dân sự và quân sự. Với kỹ thuật và công
nghệ tiên tiến hiện nay hướng nghiên cứu thiết kế hệ xử lý song song
đa CPU chuyên dụng có hiệu năng cao, cấu trúc tối ưu, mềm dẻo phù
hợp với từng lớp bài toán ứng dụng, là một hướng đi đúng.
Quá trình nghiên cứu luận án đã đóng góp những vấn đề mới như
sau:
- Đã tìm và chứng minh được mô hình toán học cho phép xác định
được hiệu năng truy cập bộ nhớ dùng chung của hệ xử lý song song
23


đa CPU chuyên dụng là một hàm của chu kỳ bộ nhớ và chỉ ra kích
thước hàng đợi vào/ra m và các thông số khác liên quan.
- Xây dựng được hệ thống điều khiển thích nghi theo tham số kích
thước hàng đợi m. Tập hợp các kết quả thu được của luận án được sử
dụng như một công cụ hỗ trợ cho việc thiết kế tổng hợp các hệ xử lý
song song đa CPU chuyên dụng, đáp ứng yêu cầu thực tiễn. Các giải
pháp kỹ thuật được đưa ra đều khả thi và các công nghệ tiên tiến hiện

nay đều cho phép thực hiện.
2. Kiến nghị
Luận án mới dừng lại ở mô hình điều khiển thích nghi theo
một tham số hệ thống là kích thước hàng đợi m nên tính linh hoạt
và mềm dẻo chưa cao. Vì vậy hướng nghiên cứu tiếp của luận án là
tích hợp thêm một số tham số khác vào cơ chế điều khiển thích
nghi như: chu kỳ làm việc của bộ nhớ T
c
, số lượng băng nhớ b của
KGNDC…