Báo cáo môn thiết kế tổng hợp hệ thống số đề tài dice game

Đại học Bách Khoa Hà Nội
Viện Điện Tử - Viễn Thông
Môn: Thiết kế tổng hợp
hệ thống số
Đề tài: Dice Game
Dice game
Giảng viên hướng dẫn: TS. Võ Lê Cường
Nhóm sinh viên:
Lê Văn Thuận 20092625
Nguyễn Đức Thịnh 20092594
Vũ Như Anh 20090164
Nguyễn Mạnh Tường 20093675
Lê Hồng Trung 20093648
Giảng viên hướng dẫn: TS. Võ Lê Cường
Nhóm sinh viên:
Lê Văn Thuận 20092625
Nguyễn Đức Thịnh 20092594
Vũ Như Anh 20090164
Nguyễn Mạnh Tường 20093675
Lê Hồng Trung 20093648
Nội dung:
Nội dung:
I.Mục đích
I.Mục đích
II.Yêu cầu
II.Yêu cầu
III.Mô tả
III.Mô tả
1.Sơ đồ khối của thiết kế dice game
1.Sơ đồ khối của thiết kế dice game
III.Mô tả

III.Mô tả
1.Sơ đồ trạng thái của dice game
1.Sơ đồ trạng thái của dice game
III.Mô tả
III.Mô tả
III.Mô tả
III.Mô tả
IV.Thiết kế hệ thống
IV.Thiết kế hệ thống
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống

Chúng ta sử dụng “parameter” khai báo các
trạng thái S0-S5 đại diện bởi số nhị phân
000-101 để dễ dàng phân biệt các trạng
thái. Từ khóa Always được sử dụng đầu [ên
cho việc định nghĩa chuyển trạng thái theo
xung clock. Tín hiệu ROLL được phát ra khi
nút BTN được ấn trừ trạng thái [ếp theo ở
S2 hoặc S3 (thắng hoặc thua).

Chúng ta sử dụng “parameter” khai báo các
trạng thái S0-S5 đại diện bởi số nhị phân
000-101 để dễ dàng phân biệt các trạng
thái. Từ khóa Always được sử dụng đầu [ên
cho việc định nghĩa chuyển trạng thái theo
xung clock. Tín hiệu ROLL được phát ra khi
nút BTN được ấn trừ trạng thái [ếp theo ở
S2 hoặc S3 (thắng hoặc thua).
IV. Thiết kế hệ thống


Trạng thái S0: trạng thái ban đầu

Trạng thái S1: khi đang giữ nút BTN

Trạng thái S2: WIN

Trạng thái S3: LOSE

Trạng thái S4: không thắng, ko thua

Trạng thái S5: khi đang giữ nút BTN
sau trạng thái S4
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Khối clock divider
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Khối counter
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Khối Adder 3 bit
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Register 4bit
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Khối so sánh
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống

Khối test logic
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Khối controller
IV. Thiết kế hệ thống
IV. Thiết kế hệ thống
Toàn bộ hệ thống dicegame
V.Thực hiện hệ thống
V.Thực hiện hệ thống
VI.Tổng hợp trên Quartus II
VI.Tổng hợp trên Quartus II
VI.Tổng hợp trên Quartus II
Test trên KIT DE2

KIT DE2 có 4 nút nhấn, mỗi nút nhấn được thiết kế
chống dội. KEY0, ,KEY3 được kết nối trực tiếp đến
Cyclone II FPGA. Các nút nhấn cung cấp mức logic
cao (3.3V) khi không nhấn và cung cấp logic thấp
(0V) khi được nhấn.

KEY0 gán với chức năng reset

KEY1 là BTN

Đèn LEDG1 là đèn test thử xem đã nạp code thành
công hay ko

Đèn LEDG0 là WIN

Đèn LEDR0 là LOSE .