nghiên cứu thiết kế và thử nghiệm lõi ip sdram controller

Trang1
TÓM TẮT NỘI DUNG NGHIÊN CỨU


Mục tiêu nghiên cứu trong ñề tài là thiết kế IP SDRAM controller. IP này có thể
tổng hợp ñược trên các họ FPGA của Altera và Xilinx, có giao tiếp bus hệ thống
theo chuẩn Avalon-MM do Altera ñưa ra, tiêu tốn ít tài nguyên hệ thống (nhỏ hơn
2000 slice), tốc ñộ clock có thể ñạt ñược là 133 Mhz.

IP SDRAM controller cung cấp khả năng giao tiếp theo kiểu ñường ống, cho phép
xử lý một lệnh ghi-ñọc trong khi nhận lệnh khác. ðiều này làm tăng tốc ñộ xử lý
của IP. Ngoài ra, IP còn có khả năng cấu hình ñộng các tham số như CAS latency,
tRP, tRFC …Khả năng này cho phép IP có thể giao tiếp với nhiều loại SDRAM
khác nhau.

Lõi IP SDRAM controller ñược tổng hợp thử nghiệm trên FPGA Cyclon II bằng
phần mềm Quatus II, và chạy thử nghiệm trên kit DE2. Một chương trình kiểm tra
ñược viết trên PC cho phép giao tiếp với kit DE2, ñiều khiển IP SDRAM
controller, cho phép ta dễ dàng ñánh giá kết quả thực thi.


Trang
2

SUMARY OF RESEARCH CONTENT


The goal of this project is designing and implementing the SDR SDRAM
controller IP core.

This IP is fully synthesizable on FPGAs of Xilinx and Altera. It
has the Avalon-MM bus interface, low resource, and the clock rate of 133 Mhz.

IP SDRAM controller has the pipeline architecture, allow the IP processes one
command while receiving another command. This will increase the performance of
the IP. It also supports all common memory configurations, such as CAS latency,
tRFC, etc. This provides the capability to interface with various SDRAM chip.

At the time, the core is synthesized on Cyclone II using Quatus, configured on
DE2 board. A test program on PC interface with the DE2 board, control the IP,
allow us to evaluate the IP’s performance.
Trang
3

MỤC LỤC




Trang
Tóm tắt nội dung nghiên cứu
1
Mục lục
3
Danh sách bảng
6
Danh sách hình
7
Các từ viết tắt

9
Bảng quyết toán
10
Nội dung 1:PHẦN MỞ ðẦU 13
Nội dung 2: HOẠT ðỘNG CỦA SDRAM 14
I. Tổng quan về SDRAM 14
II. Hoạt ñộng của SDRAM 17
II.1 Khởi tạo 17
II.2 Các lệnh cơ bản trong quá trình hoạt ñộng 18
II.2.1 Active 18
II.2.2 READ 19
II.2.3 Lệnh WRITE 20
II.2.4 Lệnh PRECHARGE 22
II.2.5 Lệnh AUTO REFRESH 23
II.2.6 Các giản ñồ xung thể hiện các lệnh kế tiếp nhau 23
II.2.7 Các thông số timing quan trọng 25
Nội dung 3: GIỚI THIỆU VỀ CHUẨN AVALON-MM
(AVALON MEMORY-MAPPED INTERFACE)
27
I Giới thiệu về chuẩn Avalon 27
II Các tín hiệu cơ bản và timing của bus Avalon-MM Slave 28
III Các kiểu hoạt ñộng cơ bản của bus Avalon-MM slave 29
III.1 ðọc và ghi với tín hiệu waitrequest 29
Trang
4

III.2 Truyền dữ liệu theo kiểu ñường ống (pipeline) 29
III.3 Truyền dữ liệu theo khối (burst transfer) 30
Nội dung 4: THIẾT KẾ SPECIFICATION CHO SDRAM
CONTROLLER

31
I Phân tích 31
I.1 Xác ñịnh cách giao tiếp bus hệ thống 31
I.2 Giao tiếp với SDRAM 31
II Sơ ñồ khối IP SDRAM controller 32
II.1 Các tín hiệu của IP SDRAM controller 32
II.2 Chi tiết sơ ñồ khối của IP SDRAM Controller 33
III. Cấu trúc từng khối trong thiết kế 34
III.1 Khối giao tiếp bus 34
III.2 Khối ñiều khiển 39
III.2.1 Máy trạng thái khởi ñộng cho SDRAM 41
III.2.2 Máy trạng thái chính 43
III.2.2.1 Ý nghĩa một số tín hiệu cơ bản trong máy trạng thái
chính
44
III.2.2.2 Hoạt ñộng của máy trạng thái chính 45
III.3 Khối giao tiếp SDRAM 48
III.3.1 Sơ ñồ khối và các tín hiệu của khối giao tiếp SDRAM 48
III.3.2 Phân tích rõ hơn về một số tín hiệu trong khối giao tiếp
SDRAM
50
III.3.3 Hoạt ñộng của khối giao tiếp SDRAM 52
III.4 Khối tạo tín hiệu refresh 55
II.5 Khối tạo tín hiệu delay_100us 58
Nội dung 5: THIẾT KẾ RTL CODE VÀ TESTBENCH
59
I Thiết kế RTL code 59
II Testbench với core 16 bit 59
III Testbench với core 32 bit 62
Trang

5

IV Kết luận 64
Nội dung 6: XÂY DỰNG GIAO TIẾP VỚI LÕI NIOS II VÀ
THỰC THI TRÊN FPGA

65
I Xây dựng giao tiếp với lõi NIOS II 65
II Thực thi hệ thống trên FPGA

67
III Tổng hợp riêng lõi IP trên FPGA 69
IV So sánh IP SDRC với một số IP thương mại khác 70
Nội dung 7 : THỬ NGHIỆM HỆ THỐNG

71
I Giới thiệu về DIMM SDRAM 71
II Mô hình cho hệ thống NIOS
73
III Phần mếm giao tiếp hệ thống 73
Nội dung 8 : TỔNG KẾT

76
I Kết quả ñạt ñược 76
II Hướng phát triển 76
TÀI LIỆU THAM KHẢO 78


Trang
6

DANH SÁCH BẢNG

SỐ TÊN BẢNG SỐ LIỆU TRANG
1 Bảng sự thật các lệnh của SDRAM 16
2 Bảng sự thật của tín hiệu DQM 16
3 Các thông số timing quan trọng 25
4 Các tín hiệu cơ bản của bus Avalon-MM Slave 28
5 Các tín hiệu của IP SDRAM controller 33
6 Vùng ñịa chỉ các tín hiệu Chip Select 33
7 Các tín hiệu của khối giao tiếp bus 35
8 Các thanh ghi của SDRC 38
9 Các tín hiệu của khối ñiều khiển 41
10 Các tín hiệu của khối giao tiếp SDRAM 49
11 Bảng sự thật cho tín hiệu chọn chip SDRAM 51
12 Mã cho các lệnh ñiều khiển SDRAM 52
13 Thông số tài nguyên của SDRC 69
14 So sánh IP SDRC với một số IP thương mại khác 70

Trang
7

DANH SÁCH HÌNH

SỐ TÊN HÌNH ẢNH TRANG
1 Sơ ñồ khối SDRAM 15
2. Các tham số cấu hình trong lệnh LMR 18
3 Lệnh ACTIVE một bank và row 19
4 Quá trình chờ tRCD 19
5 Lệnh READ 20

6 Giản ñồ xung lệnh READ 20
7 lệnh READ với AUTO PRECHARGE 21
8 Lệnh WRITE 21
9 giản ñồ xung lệnh WRITE 22
10 Giản ñồ xung lệnh WRITE một khối dữ liệu 22
11 Lệnh PRECHARGE 23
12 giản ñồ xung READ to WRITE 23
13 giản ñồ xung WRITE to WRITE 24
14 giản ñồ xung WRITE to READ 24
15 Giản ñồ trạng thái của SDRAM 26
16 Ví dụ về một hệ thống sử dụng giao tiếp Avalon 27
17 ðọc và ghi với tín hiệu waitrequest 29
18 Ghi dữ liệu theo kiểu ñường ống 29
19 Ghi dữ liệu theo khối 30
20 Sơ ñồ khối IP SDRAM Controller hoàn chỉnh 34
21 Sơ ñồ chân khối giao tiếp bus 34
22 Sơ ñồ chi tiết khối giao tiếp bus 37
23 Sơ ñồ khối ñiều khiển 40
24 Máy trạng thái khởi tạo cho SDRAM 42
25 Máy trạng thái chính 43
Trang
8

26 Khối giao tiếp SDRAM 48
27 Sơ ñồ khối tạo tín hiệu read_data_valid 54
28 Sơ ñồ khối tạo tín hiệu sys_data_out 54
29 Sơ ñồ kết bus 2 chiều sdr_dq 55
30 Sơ ñồ chân khối refresh counter 56
31 Sơ ñồ chi tiết khối refresh counter 56
32 Máy trạng thái khối refresh_counter 57

33 Sơ ñồ chân khối delay_100us 58
34 Sơ ñồ chi tiết khối delay_100us 58
35 Mô hình testbench cho core 16 bit 59
36 SDRAM controller 16 bit thực thi các lệnh ghi liên tiếp 60
37 SDRAM controller 16 bit thực thi các lệnh ñọc liên tiếp 61
38 Mô hình testbench cho core 32 bit 62
39 SDRAM controller 32 bit thực thi các lệnh ghi liên tiếp 63
40 SDRAM controller 32 bit thực thi các lệnh ñọc liên tiếp 64
41 Màn hình component editor 65
42 Xây dựng hệ thống dùng SOPC Builder 66
43 Kết nối hệ thống 68
44 Dùng NIOS IDE ñể test hệ thống 69
45 Sơ ñồ khối DIMM SDRAM 72
46 Giao tiếp giữa SDRC và DIMM SDRAM 73
47 Phần mềm test IP SDRC 74
48 Chức năng fill của phần mềm 75
Trang
9

CÁC TỪ VIẾT TẮT

STT

Tên Ý nghĩa
1 tRP Thời gian cần cho lệnh Precharge
2 tRFC Thời gian cần cho lệnh Auto refresh
3 tMRD Thời gian cần cho lệnh Load mode register
4 tRCD Thời gian từ lệnh ACTIVE ñến lệnh READ hoặc
WRITE
5 tREF Chu kì refresh

6 CAS latency Số chu kì clock từ khi có lệnh READ ñến khi co dữ
liệu xuất ra từ SDRAM
7 SRAM Static RAM
8 SDR SDRAM Single data rate synchronous dynamic RAM
9 IP Intellectual property
Trang
10

QUYẾT TOÁN KINH PHÍ


ðề tài: Nghiên cứu thiết kế và thử nghiệm lõi IP SDRAM controller
Chủ nhiệm: Th.S Bùi Quốc Bảo
Cơ quan chủ trì: ðH Bách Khoa TP.HCM
Thời gian ñăng ký trong hợp ñồng: 11/2007 – 11/2008
Thời gian thực hiện giai ñoạn 1: 11/2007 – 7/2008
Tổng kinh phí ñược duyệt: 190.000.000 VNð
Kinh phí cấp giai ñoạn 1: 120.000.000
Theo TB số : 232 TB-SKHCN ngày 16/11 /2007

TT Nội dung Kinh phí Trong ñó
Ngân sách Nguồn
khác

I

Kinh phí ñược cấp trong
năm
120.000.000

120.000.000


II Kinh phí quyết toán trong
năm
120.000.000

120.000.000


1. Công chất xám
2. Công thuê khoán 109.000.000

109.000.000


3. Nguyên, nhiên, vật liệu,
dụng cụ, phụ tùng, văn
phòng phẩm
6.000.000 6.000.000
4. Thiết bị
5. Xét duyệt, giám ñịnh,
nghiệm thu

6. Hội nghị, hội thảo
7. ðánh máy tài liệu
8. Giao thông liên lạc
9. Chi phí ñiều hành 3.000.000 3.000.000
III Tiết kiệm 5%
IV Kinh phí chuyển sang năm

sau



Trang
11

BÁO CÁO NGHIỆM THU

Tên ñề tài: Nghiên cứu thiết kế và thử nghiệm lõi IP SDRAM controller
Chủ nhiệm ñề tài: Th.S Bùi Quốc Bảo
Cơ quan chủ trì: ðH Bách Khoa TP.HCM
Thời gian thực hiện ñề tài: 11/2007 – 11/2008
Kinh phí ñược duyệt: 190.000.000 VNð
Kinh phí ñã cấp: 120.000.000 theo TB số : 232 TB-SKHCN ngày 16/11 /2007
Mục tiêu:
• Lõi IP SDRAM controller:
 Bus 32 bit, 8 ñường chip select
 Clockrate: 133 Mhz
 Datarate: 133 Mbit/s
 Tài nguyên: 2000 Logic Element (Altera)
 Giao tiếp bus hệ thống theo chuẩn Avalon-MM
 Giao tiếp ñược với các chip SDR SDRAM và DIMM SDRAM
• Chương trình phần mềm:
 Hoạt ñộng tương tích Windows
 Có các chức năng cho phép kiểm tra lõi IP
Nội dung:
• Nghiên cứu, nắm rõ hoạt ñộng của SDRAM
• Nghiên cứu hoạt ñộng của bus Avalon-MM
• Thiết kế specification cho IP SDRAM Controller

• Thiết kế RTL code và testbench
• Xây dựng giao tiếp giữa IP SDRAM Controller và NIOS II
• Thực thi trên FPGA
• Xây dựng chương trình trên PC
• Kiểm tra, thử nghiệm lõi
Những nội dung thực hiện:
Công việc dự kiến Công việc ñã thực hiện
Tìm hiểu hoạt ñộng của SDRAM Tìm hiểu hoạt ñộng của SDRAM
ðưa ra specification hoàn chỉnh cho
SDRAM controller
Thiết kế specification cho SDRAM
controller
Sửa lỗi, tối ưu Sửa lỗi, tối ưu
Tổ chức hội thảo lấy ý kiến chuyên
gia về spec cho SDRAM controller
Nhóm ñề tài ñã có tham khảo ý kiến
của các thầy có kinh nghiệm trong
lĩnh vực này về spec của hệ thống,
tuy nhiên về hội thảo thì không tổ
chức
Thiết kế RTL code Thiết kế RTL code
Testbench Testbench
Trang
12




Công việc dự kiến Công việc ñã thực hiện
Xây dựng giao tiếp giữa IP SDRAM

controller và lõi NIOS II
Xây dựng giao tiếp giữa IP SDRAM
controller và lõi NIOS II
Thực thi trên FPGA Thực thi IP SDRAM controller trên
FPGA: thử nghiệm riêng IP SDRAM
controller và thử nghiệm hệ thống
gồm IP SDRAM controller và lõi
NIOS II
Xây dựng chương trình trên PC Xây dựng chương trình cho phép thử
nghiệm lõi IP, có giao diện trực
quan, tương thích Windows XP
Thử nghiệm hệ thống hoàn chỉnh Lõi IP và chương trình test ñã ñược
thử nghiệm, chạy ổn ñịnh, thỏa mãn
các yêu cầu ñặt ra ban ñầu.
Trang
13

NỘI DUNG 1: MỞ ðẦU

Trong những năm gần ñây, hàng loạt các tập ñoàn ñiện tử lớn trong ngành thiết kế
vi mạch ñầu tư vào nước ta, ñặc biệt là ở khu công nghệ cao Tp.HCM như Intel,
Renesas ðây là cơ hội lớn ñể ngành thiết kế vi mạch của nước ta tiếp cận với nền
khoa học công nghệ của thế giới.

Cùng với các công ty, các viện nghiên cứu và các trường ñại học cũng ñẩy mạnh
nghiên cứu ngành thiết kế vi mạch, ñặc biệt là trung tâm ICDREC và các trường
ðH lớn như ðH Bách Khoa, ðH KHTN. Rất nhiều sinh viên ñược ñào tạo về
ngành thiết kế vi mạch khi ra trường ñã làm việc về lĩnh vực này trong nhiều tập
ñoàn lớn. Trong lĩnh vực thiết kế, chế tạo, ñã bước ñầu có một số thành tựu, mà
tiêu biểu là vi ñiều khiển Sigma K3 do ICDREC chế tạo.

Trong lĩnh vực chế tạo vi mạch, việc chế tạo vi ñiều khiển, vi xử lí ñóng vai trò
chủ ñạo. Sản xuất ñược các chip có khả năng xử lí mạnh, tốc ñộ cao và hoạt ñộng
ổn ñịnh có ý nghĩa quan trọng không chỉ trong lĩnh vực kinh tế xã hội mà còn trong
lĩnh vực an ninh quốc phòng.Tuy nhiên, ở nước ta, ñể có thể chế tạo ñược các chip
vi xử lý không phải là chuyện một sớm một chiều. Chúng ta cần tập trung sức
mạnh của nhiều người, cần có thời gian ñể xây dựng ñội ngũ cũng như xây dựng
một thư viện các thiết kế có sẵn có thể dùng lại ñược, từ ñó dễ dàng xây dựng ñược
các thiết kế lớn hơn.

Hiện nay, các hệ thống ñiện tử cần các vi ñiều khiển có tốc ñộ hoạt ñộng cao, khả
năng xử lý mạnh. Khi hoạt ñộng, các vi ñiều khiển này cần nhiều bộ nhớ. Bộ nhớ
RAM tĩnh (SRAM) với ưu ñiểm là ñiều khiển ñơn giản, hay ñược dùng trong các
hệ thống nhúng truyền thống thì không còn phù hợp trong trường hợp này vì có giá
thành quá cao. ðể giải quyết vấn ñề này, SDRAM là một chọn lựa tốt.

Tuy nhiên, ñể có thể thực hiện tác vụ ghi ñọc vào SDRAM cần có qui trình ñiều
khiển khá phức tạp. ðể các vi xử lý có thể dễ dàng ñiều khiển SDRAM, ta cần có
một controller ñể thực hiện quá trình ñiều khiển. Khi ñó, vi xử lý sẽ “nhìn thấy”
SDRAM như là một SRAM thông thường.

Có rất nhiều nhà cung cấp IP SDRAM controller, ví dụ như North West Logic,
Cast.Inc Ngoài ra, các tập ñoàn ñiện tử lớn cũng thường thiết kế riêng cho mình
thư viện các IP riêng, và sử dụng cho các chip chuyên biệt của họ.

ðể chúng ta có thể có ñược các chip vi xử lý riêng, có khả năng xử lý mạnh, ñáp
ứng ñược các nhu cầu kinh tế và an ninh quốc phòng, việc xây dựng nên một cơ sở
dữ liệu các lõi IP là hết sức cần thiết. Với mục ñích này, nhóm ñề tài thiết kế IP
Trang
14

SDRAM controller (ñặt tên là SDRC), có thể dùng lại ñược trong các thiết kế sau
này, ñể góp phần xây dựng thư viện các IP của Việt Nam.
Trang
15

Nội dung 2: HOẠT ðỘNG CỦA SDRAM

I Tổng quan về SDRAM:


SDRAM (Synchronous random access memory) là bộ nhớ ñộng có giao tiếp
ñồng bộ, có dung lượng lớn, giá thành rẻ, phù hợp cho các ứng dụng ñòi hỏi bộ
nhớ lớn. SDRAM ñược tổ chức gồm nhiều bank bộ nhớ, mỗi bank lại ñược tổ
chức thành các dòng (row) và cột (column). Số lượng bank, dòng và cột phụ
thuộc vào dung lượng của SDRAM. Thông thường, mỗi chip SDRAM có 4
bank, 12 dòng. ðộ rộng data bus cũng phụ thuộc vào từng loại SDRAM. Các ñộ
rộng thường gặp là 8 bit, 16 bit và 32 bit. Vì vậy, khi thiết kế SDRAM
controller, thông số về ñộ rộng databus là có thể thay ñổi ñược khi ta áp dụng
vào các chip khác nhau.


Hình 1: Sơ ñồ khối SDRAM (www.micron.com)

SDRAM ñược ñiều khiển thông qua command bus gồm các tín hiệu CSN,
RASN, CASN, WEN. Ví dụ trong một chu kì clock, các tín hiệu RASN, CASN,
WEN là cao trong khi ñó CSN là thấp, thì SDRAM sẽ thực hiện lệnh NOP.
ðồng thời với các tín hiệu trên là tín hiệu CKE (clock enable). Sau ñây là các
lệnh của SDRAM:
Trang

16



Bảng 1: Bảng sự thật các lệnh của SDRAM (www.micron.com)

Databus của SDRAM ñược ñiều khiển thông qua tín hiệu DQM (data mask) ðộ
rộng của tín hiệu DQM phụ thuộc vào ñộ rộng databus. VD: Databus của
SDRAM là 16 thì tín hiệu DQM sẽ có ñộ rộng là 2.


Bảng 2:Bảng sự thật của tín hiệu DQM (www.micron.com)

Trước khi thực thi ghi hay ñọc vào SDRAM, bank và row ở ñó có ñịa chỉ cần
truy cập phải ñược tích cực thông qua lệnh ACT (active). Nếu lệnh tiếp theo
truy cập vào ñịa chỉ có row khác lệnh trước, chúng ta phải ñóng bank bằng lệnh
PRE (precharge), sau ñó tích cực trở lại với row cần thiết.

Các lệnh thường sử dụng ñể truy cập SDRAM là READ và WRITE. Khi có
lệnh WRITE, ñịa chỉ và data sẽ ñược lưu vào các thanh ghi của SDRAM
(registered). Khi có lệnh ñọc, ñịa chỉ sẽ ñược lưu lại., data sẽ ñược ñưa ra
databus sau từ 1 ñến 3 clock. Ta gọi ñó là CAS latency. CAS latency phụ thuộc
vào tốc ñộ của SDRAM và tốc ñộ clock ñưa vào. Clock càng nhanh thì CAS
latency càng lớn.
Trang
17

ðể dữ liệu trong SDRAM không bị mất, SDRAM phải ñược làm tươi sau
những khoảng thời gian nhất ñịnh bằng lệnh REF (auto refresh). Sau lệnh này
tất cả các bank ñều bị ñóng và ta phải tích cực lại ñể tiếp tục truy cập vào

SDRAM.

II Hoạt ñộng của SDRAM
:

II.1 Khởi tạo:


SDRAM phải ñược khởi tạo trước khi nhận các lệnh truy cập. Quá trình khởi
tạo qua các bước sau:

a) Cấp ñiện và nguồn clock vào SDRAM
b) Chờ ít nhất là 100uS
c) Xuất lệnh COMMAND INHIBIT hoặc NOP.
d) Xuất lệnh PRECHARGE
e) Xuất lệnh NOP, chờ hết thời gian tRP (thời gian mà lệnh PRE cần)
f) Xuất lệnh REF (Auto refresh).
g) Xuất lệnh NOP, chờ hết thời giant tRFC (thời gian mà lệnh REF cần)
h) Xuất lệnh LMR (load mode register) ñể cấu hình cho SDRAM
i) Xuất lệnh NOP, chờ hết thời giant tMRD ((thời gian mà lệnh LMR cần)

Trang
18


Hình 2: Các tham số cấu hình trong lệnh LMR (www.micron.com)


II.2 Các lệnh cơ bản trong quá trình hoạt ñộng:

Trong phần này, vì SDRAM có rất nhiều lệnh, nên nhóm thực hiện ñề tài chỉ
trình bày các lệnh cơ bản ñược sử dụng trong quá trình thiết kế.

II.2.1 Active:

Trước khi lệnh ñọc hoặc ghi ñược ñưa vào SDRAM, bank và row chứa ñịa
chỉ truy cập cần ñược tích cực.

Sau khi lệnh ACTIVE ñược thiết lập một khoảng thời gian tRCD, lệnh READ
hoặc WRITE có thể ñược thiết lập. VD: với tRCD = 20ns, clock = 125Mhz, số
Trang
19

clock cần chờ ñể hết tRCD sẽ là 2.5, làm tròn là 3. ðể tích cực một hàng khác
trong cùng 1 bank, ta phải ñóng hàng ñang tích cực bằng lệnh PRECHARGE.


Hình 3: Lệnh ACTIVE một bank và row (www.micron.com)


Hình 4: Quá trình chờ tRCD (www.micron.com)
II.2.2 READ
:

Lệnh READ sẽ khởi tạo việc ñọc một khối dữ liệu (burst read), với chiều dài
(burst length) ñược xác ñịnh khi khởi tạo bởi lệnh LMR. Trong lệnh READ, ta
có thể cho phép hoặc không cho phép AUTO PRECHARGE. Nếu cho phép
AUTO PRECHARGE, sau khi chấm dứt quá trình ñọc, row ñang truy cập sẽ
Trang

20

ñược ñược ñóng lại bởi lệnh PRECHARGE. Sau thời gian CAS latency, dữ liệu
sẽ ñược xuất ra trên databus sau mỗi clock.



Hình 5: Lệnh READ (www.micron.com)


Hình 6: Giản ñồ xung lệnh READ (www.micron.com)
Trang
21



Hình 7: lệnh READ với AUTO PRECHARGE (www.micron.com)

II.2.3 Lệnh WRITE
:

Lệnh WRITE sẽ khởi tạo việc ghi một khối dữ liệu (burst write), với chiều dài
(burst length) ñược xác ñịnh khi khởi tạo bởi lệnh LMR. Trong lệnh WRITE, ta
có thể cho phép hoặc không cho phép AUTO PRECHARGE. Nếu cho phép
AUTO PRECHARGE, sau khi chấm dứt quá trình ghi, row ñang truy cập sẽ
ñược ñược ñóng lại bởi lệnh PRECHARGE.

Trong lệnh WRITE, data ñược lưu cùng lúc với lệnh WRITE, sau ñó cứ mỗi
clock SDRAM sẽ nhận một data mới.

Hình 8: Lệnh WRITE (www.micron.com)
Trang
22



Hình 9: giản ñồ xung lệnh WRITE (www.micron.com)

Hình 10: Giản ñồ xung lệnh WRITE một khối dữ liệu. (www.micron.com)

II.2.4 Lệnh PRECHARGE
:

Lệnh này dùng ñể ñóng bank và row ñang ñược truy cập. Sau lệnh
PRECHARGE một thời gian tRP, bank này có thể tích cực lại bằng lệnh
ACTIVE.
Trang
23


Hình 11: Lệnh PRECHARGE (www.micron.com)

II.2.5 Lệnh AUTO REFRESH
:

Lệnh AUTO REFRESH ñược ñưa vào SDRAM sau những khoảng thời gian
nhất ñịnh. Tất cả các bank ñang ñược tích cực phải ñược ñóng lại bằng lệnh
PRECHARGE trước khi lệnh AUTO REFRESH ñược thực thi.

Với các chip SDRAM thông thường, một lệnh AUTO REFRESH cần ñược ñưa
vào sau 7.81 uS.

II.2.6 Các giản ñồ xung thể hiện các lệnh kế tiếp nhau
:



Hình 12:giản ñồ xung READ to WRITE (www.micron.com)
Trang
24





Hình 13:giản ñồ xung WRITE to WRITE (www.micron.com)




Hình 14:giản ñồ xung WRITE to READ (www.micron.com)

Trang
25

II.2.7 Các thông số timing quan trọng:

STT Tên Ý nghĩa
1 tRP Thời gian cần cho lệnh Precharge
2 tRFC Thời gian cần cho lệnh Auto refresh
3 tMRD Thời gian cần cho lệnh Load mode register
4 tRCD Thời gian từ lệnh ACTIVE ñến lệnh READ hoặc
WRITE
5 tREF Chu kì refresh
6 CAS
latency
Số chu kì clock từ khi có lệnh READ ñến khi co dữ
liệu xuất ra từ SDRAM

Bảng 3: Các thông số timing quan trọng