HƯỚ NG DẪN THIẾT KẾ MẠCH CHO DÒNG DIGITAL ISOLATOR CỦA TI (Cách ly s ố )

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

1


Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.







HƯỚNG DẪN THIẾT KẾ MẠCH
CHO DÒNG DIGITAL ISOLATOR CỦA TI
(Cách ly số)






Tài liệu này trình bày về các nguyên tắc hoạt động của dòng
cách ly số ISO72xx của hãng TI với kĩ thuật cách ly mới hoạt
động tốt trong dải băng thông rộng từ DC cho tới 150Mbps.
Là một giải pháp cách ly hữu hiệu trong nhu cầu truyền
dữ liệu tốc độ cao.
Tài liệu này cũng hướng dẫn cách thiết kế PCB với nhiễu
EMI thấp (nhiễu điện từ), là những thông tin quan trọng khi
thiết kế các PCB chạy ở tần số cao.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

2
Hướng dẫn thiết kế này giúp những người thiết kế mạch cách ly bắt đầu làm quen với
dòng digital isolators ISO 72xx của hãng TI (Texas Instruments) - trong thời gian nhanh
nhất. Tài liệu này giải thích các nguyên tắc hoạt động cơ bản của một Isolator, gợi ý vị
trí đặt Isolator trong thiết kế hệ thống, và những hướng dẫn thiết kế 1 board mạch
tương hợp điện từ (Electromagnetic Compatible - EMC).
Xem thêm các thông tin trong datasheet của dòng ISO72xx và ISO72xx EVM Manuals.
1. Nguyên tắc hoạt động:
Isolator trong hình 1 dựa vào rào cách ly bằng điện dung (capacitive isolation barrier
technique). Thiết bị gồm 2 kênh dữ liệu, kênh tần số cao với băng thông từ 100 kbps –
150Mbps, và một kênh tần số thấp với băng thông từ 100 kbps trở xuống tới DC.
Về nguyên lý, một tín hiệu đơn đưa vào HF-channel được tách thành tín hiệu vi phân
thông qua cổng đảo (inverter gate) tại ngõ vào. Hệ thống Capacitor-Resistor lấy vi phân
tín hiệu tức thời tại thời điểm đó. Tín hiệu sau đó được chuyển đổi thành xung vi phân
bởi 2 bộ so sánh (comparators). Ngõ ra của comparator lái một cổng NOR flip-flop có
chân ra là một ngõ ra của multiplexer. Một Decision logic (DCL) tại ngõ ra đã được lái
của con flip-flop sẽ tính khoảng thời gian giữa 2 lần lấy tín hiệu tức thời. Nếu khoảng
thời gian giữa 2 lần liên tiếp tức thời vượt quá một khoảng thời gian xác định giới hạn,
(vd trong trường hợp LF signal), DCL sẽ buộc ngõ ra của Multiplexer chuyển từ HF
sang LF channel.

Tín hiệu tần số thấp LF được điều chế xung (PWM) với sóng mang của một bộ dao
động nội, do đó, tạo ra một tín hiệu có tần số đủ lớn để vượt qua rào điện dung. Khi
đầu vào đã được điều chế, một bộ lọc thông thấp (LPF- low-pass filter) sẽ loại bỏ các
tín hiệu tần số cao từ tín hiệu thu được trước khi đưa qua ngõ ra của Multiplexer.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

3
1.1 Hoạt động của kênh tần số cao HF-Channel
Hình 2 biểu diễn HF-Channel và dạng sóng tại các thời điểm đặc biệt của chuỗi tín
hiệu. Tín hiệu đưa vào bị tách thành 2 tín hiệu A và A\. Mỗi tín hiệu lại bị vi phân thành
các tín hiệu tức thời B và B\. Comparators so sánh tín hiệu vi phân tức thời với nhau.
Khi ngõ vào dương của comparator có điện thế cao hơn ngõ vào âm, ngõ ra của
comparator có giá trị High,hơn nữa nó còn biến đổi tín hiệu tức thời thành một xung
ngắn tại ngõ ra.


Xung ra của comparator sẽ set hoặc reset NOR-gate flip-flop. Từ bảng chân trị, ta thấy
cấu hình NOR-gate biểu diễn một flip-flop đảo (Inverting flip-flop), nghĩa là một tín hiệu
High tại ngõ vào C sẽ set ngõ ra D\ High, còn tín hiệu High của C\ set D High. Khi cả 2
tín hiệu vào (C & C\) đều ở mức Low, thì comparator sẽ giữ giá trị cuối cùng của ngõ ra
D. Vì tín hiệu D\ giống với tín hiệu vào, D\ sẽ là ngõ ra của HF-Channel và được nối
vào ngõ ra của Multiplexer.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

4
1.2 Hoạt động của kênh tần số thấp LF-Channel
LF-Channel sẽ được qua điều chế với sóng mang tần số cao, với mức High chiếm
90:10 chu kỳ nhiệm vụ (duty cycle), mức low chiếm 10:90 chu kỳ nhiệm vụ tại vị trí A.
Từ đây tín hiệu được xử lý như là tín hiệu tần số cao. Nhưng ngõ ra D phải qua một
LPF trước khi đưa qua ngõ ra của multiplexer để tạo tín hiệu như ban đầu.


2. Kỹ thuật cách ly và những yêu cầu cần thiết
Kĩ thuật cách ly này chứng tỏ được khả năng truyền tải dữ liệu trong một dải tần rộng

(từ tín hiệu DC đến hơn 150Mbps), do đó Texas Instruments chế tạo các linh kiện cách
ly truyền dữ liệu theo một và hai chiều, với các phiên bản dual-, triple- và quad-, đáp
ứng hầu hết các chuẩn giao tiếp số thông dụng trong công nghiệp (I2C, RS-232, RS-
485, CAN,…)

Tất cả các chip Digital Isolator của TI đều dùng mức điện áp theo chuẩn logic CMOS
3V/5V. Tầm điện áp của chúng biến đổi từ 3.3V đến 5V cho cả 2 phía cấp nguồn (Vcc1
và Vcc2), và cho phép bất cứ sự kết hợp nào giữa các giá trị cấp nguồn này.
Khi thiết kế mạch với các Digital Isolators, cần lưu ý một điều quan trọng là do cấu trúc
single-ended, các chip Digital Isolators này không được chế tạo để đáp ứng cho riêng

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

5
một chuẩn giao tiếp cụ thể nào mà được chế tạo để phục vụ cho việc cách ly các
đường dây tín hiệu số single-ended (3V/5V).
Hình 5 đến Hình 8 là những ví dụ ứng dụng của Digital Isolators dùng để cách ly các
chuẩn giao tiếp SPI, RS-232, RS-485. Lưu ý rằng các Digital Isolators luôn được đặt
giữa các bộ điều khiển dữ liệu – data controller (như Microcontroller hay UART) và bộ
chuyển đổi dữ liệu – data converter, hay đường dây thu-phát tín hiệu – line transceiver,
bất kể là dùng trong chuẩn giao tiếp nào đi nữa.
Hình 5 cho thấy ứng dụng đơn giản nhất của Digital Isolators. Đây là một mạch hoàn
chỉnh dùng trong hệ thống single-ended, low voltage. Trong đó Digital Isolator được
dùng để cách ly đường truyền SPI giữa một MCU và một chip ADC. Chip cách ly số
thường dùng nhất cho đường truyền SPI là ISO7231 và ISO7241, vì chúng có 3 hoặc 4
kênh cách ly, ứng với đường truyền SPI cần dùng 3 hay 4 đường dữ liệu.
(Lưu ý chiều dữ liệu truyền qua các kênh cách ly, ví dụ SPI thì có 3 kênh truyền từ
MCU tới ngoại vi và 1 đường dữ liệu đi từ ngoại vi về MCU).

Hình 6 là ví dụ dùng Digital Isolators để cách ly đường truyền RS-232. Trong ví dụ

này, ứng dụng đang đề cập sử dụng tất cả các chân của RS-232 (Full-blown). Do đó
phải cần đến 2 con Isolators 4 kênh, trong đó có 6 kênh dùng cho 6 tín hiệu điều khiển
và 2 kênh dùng cho đường dữ liệu truyền-nhận RX và TX. Mặc dù ở đây, toàn bộ hệ
thống là single-ended nhưng do điện áp cao trên bus RS-232 (±13-V) nên cần có cách
ly giữa phần điện áp cao và điện áp thấp trên bus dữ liệu.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

6

Hình 7: Cách ly trong giao tiếp RS-485. Cũng như trong Hình 6, Digital Isolator được
đặt giữa bộ điều khiển và bus truyền-nhận dữ liệu. Mặc dù toàn bộ hệ thống đều hoạt
động ở điện áp thấp, nhưng sai lệch tự nhiên giữa các bus truyền đòi hỏi cách ly ưu
tiên ở phía Single-ended.

Hình 8 cho thấy ta có thể tích hợp thêm chức năng cách ly vào module truyền-nhận,
như vậy có thể cung cấp một linh kiện có tích hợp cách ly phục vụ một ứng dụng cụ thể
với giá thành rẻ và giảm tổng số lượng linh kiện trên board mạch.


Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

7
Để thuận tiện trong việc chọn isolators thích hợp cho một ứng dụng nào đó, Bảng 1
tóm tắt các Digital Isolators của Texas Instrument:

Trong năm mức tốc độc khác nhau cho 5 loại cách ly A, B, C, CF và M, chỉ có các phiên
bản A, B, C và CF được tích hợp các bộ lọc nhiễu tần số thấp tại các ngõ vào và vì thế
thích hợp để sử dụng trong các môi trường có nhiễu. Phiên bản tốc độ cao M cần
thêm bộ lọc ngõ vào bên ngoài khi sử dụng trong môi trường có nhiễu. Điều này được

thực hiện bằng cách kết nối một tụ lọc từ ngõ vào đến điểm nối đất tương ứng. Giá trị
điện dung của tụ được tính bởi C
F
= 1/ (2πf
max
x R
S
), với f
max
là tần số tối đa của tín
hiệu và R
S
là trở kháng ngõ ra của tín hiệu nguồn.
3. PCB Design Guidelines
3.1 Vật liệu PCB
Với những board mạch digital hoạt động ở tần số từ 150Mbps trở xuống (hay là thời
gian lên –rise time và xuống –fall time của tín hiệu lớn hơn 1ns), và các đường mạch có
độ dài tới 10 inches thì có thể dùng board FR-4 (thuỷ tinh – epoxy) để làm PCB.
3.2 Layer Stack

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

8
Để thiết kế được 1 PCB với nhiễu EMI thấp thì cần ít nhất 4 layers. Các layers này phải
được xếp theo lớp như sau (từ trên xuống dưới): Layer các đường tín hiệu tần số cao,
ground plane, power plane, layer các đường tín hiệu tần số thấp
(*)
.

(*) Ghi chú: Mặc dù những hướng dẫn Layout sau đây dành cho PCB có ít nhất 4 layers, nhưng vẫn chứa nhiều thông tin có giá trị

đối với việc thiết kế PCB 2 lớp thông thường (Ghi chú của người dịch)

3.3 Creepage Distance (Khoảng cách rò điện)
Phần 3.3 không được trình bày ở đây, bạn nào quan tâm có thể xem trong tài liệu gốc.
3.4 Dây truyền tín hiệu có trở kháng điều khiển được (Controlled Impedance
Transmission Lines)
Ðường dây truyền tải có trở kháng điều khiển được:
- Là đường dây có trở kháng Z
0
có thể được điều khiển dựa vào thay đổi vào cấu trúc
hình học của đường mạch (trace)
- Thường được dùng để phối hợp các trở kháng ở các mối nối trung gian trong đường
dây truyền tải, ví dụ nhu giữa cáp và đầu jack, để giảm thiểu tổn hao tín hiệu.
- Đối với Digital Isolators, các đường mạch được điều khiển trở kháng sao cho gần
bằng trở kháng ra (Z
0
~r
0
) – theo định lí phối hợp trở kháng nguồn.

Ðể xác định Z
0
, ta cần tìm trở kháng động ngõ ra của isolator r
0
(dynamic output
impedance). Đặc tuyến r
0
như sau – theo datasheet ISO7240, được xấp xỉ bằng hai
đường thẳng:
r

O
~ 260 Ω tại các giá trị điện áp thấp.
Trong khoảng điện áp làm việc r
O
~ 70 Ω.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

9

Các yếu tố xác định cấu trúc hình học cần thiết như bề dày (t), chiều rộng (w) (bề dày
lớp đồng và chiều rộng của đường mạch), khoảng cách từ trace tới ground layer (d) và
hằng số điện môi của board mạch PCB (ε
r
) phụ thuộc vào quá trình mạ đồng trên board
và hằng số điện môi của vật liệu làm board. Thông thường hệ số mạ đồng là 1 và 2 oz
(1oz= 1ounce/1 foot vuông), tương ứng t là 1.37 và 2.74 mils. Nhựa epoxy làm loại
PCB FR-4 có hằng số điện môi trong khoảng 2.8 tới 4.5 tùy thuộc vào cáp dạng dây
đơn (microstrip) hay dạng dải (stripline).
Với các hằng số t và ε
r
tìm được, ta có thể vẽ được đặc tuyến Z
0
theo w, d. Tuy vậy,
trong thiết kế PCB, điều quan trọng nhất là tỉ số w/d. Ðể đơn giản hóa công việc thiết
kế, Hình 13 cho bạn đặc tuyến trở kháng Z
0
phụ thuộc w/h (width-to-height) của trace
(trace: đường mạch trên board đồng), Ứng với t=2.74 (2 oz), ε
r

=4.5, d=10mils.
Với h là bề dày của lớp điện môi ε
r


Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

10

Từ đặc tuyến ta có thể thấy rằng với Z
0
=70 Ω thì w/h=0.8.
Trong phần tiếp theo (3.5), ta thấy việc thiết kế 1 board mạch có EMI thấp (EMI -
Electromagnetic Interference – nhiễu điện từ) đòi hỏi phải close electric coupling giữa
đường tín hiệu (signal trace) và ground plane – với h=10mils, w=8mils.
Bề rộng w này phải được duy trì trên toàn đường dây tín hiệu nếu không sẽ dẫn tới việc
thay đổi Z
0
và tăng EMI.
Ví dụ trên dây chỉ là 1 trong những cách thiết kế để có được Z
0
cần thiết. Nếu độ dày t
là 1 giá trị khác (phụ thuộc chỉ số mạ đồng cao hay thấp), hay dùng một vật liệu PCB
khác (thay đổi ε
r
), thì tỉ số w/d cũng sẽ phải thay đổi cho phù hợp. Các công thức toán
học phức tạp hơn dùng để tính Z
0
khi có quan tâm đến độ dày t, chiều rộng w, và hằng
số điện môi ε

r
được trình bày trong Bảng 2:

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

11

3.5 Reference Planes:
Lớp nguồn (power plane) và đất (ground plane) của một PCB hoạt động ở tần số cao
thường phải thỏa nhiều điều kiện.
Ở tín hiệu DC và tần số thấp, chúng phải cung cấp 1 điện thế tham khảo ổn định, như
Vcc-Ground, cung cấp cho các con IC.
Khi hoạt động ở tần số cao, các lớp “đất” (ground planes) còn phải phục vụ cho một số
mục đích khác nữa. Chẳng hạn, trong thiết kế trở kháng cho đường mạch truyền dữ
liệu, thì mặt ground phải cung cấp electric coupling đủ mạnh giữa các đường tín hiệu
của các lớp (layers) tín hiệu gần nhau.
Xem xét một dây dẫn đơn mang dòng AC, Hình 14, electric coupling yếu hoặc không
có electric coupling sẽ cho phép sóng điện từ ngang (TEM wave - transversal
electromagnetic wave) sinh ra bởi dòng điện, tản môi trường bên ngoài, gây ra nhiễu
trường điện từ EMI nghiêm trọng.

Giả sử có một dây dẫn thứ 2, ở gần dây cũ, mang một dòng điện y chang dây 1 nhưng
ngược chiều. Trong trường hợp này, từ trường của 2 dây bị triệt tiêu, và điện trường
được liên kết chặt chẽ (tightly couple). TEM waves của 2 dây bị triệt tiêu, không tản ra
môi trường ngoài. Phần trường tản nhỏ chỉ có thể liên kết với nhau ở xa. Vì vậy, nhiễu
EMI nhỏ đi rất nhiều.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

12

Hình 15 cho thấy cùng hiệu ứng xảy ra ở giữa ground plane và một đường tín hiệu
(signal trace). Dòng điện tần số cao sẽ đi theo đường đi có hệ số tự cảm nhỏ nhất, chứ
không phải đường có trở kháng bé nhất.
Vì đường trở về (return path) có hệ số tự cảm nhỏ nhất nằm trực tiếp dưới đường tín
hiệu, nên dòng điện trở về của tín hiệu (returning signal currents) có xu hướng đi theo
con đường này. Dòng điện trở về sẽ tạo ra một vùng mật độ điện tích cao trong ground
plane, ngay bên dưới đường tín hiệu. Vùng “đất” có mật độ điện tích cao này sẽ hoạt
động như là một đường mạch dẫn dòng điện phản hồi (single return trace), cho phép
trường từ triệt tiêu, khi tạo ra một liên kết điện mạnh (tight electric coupling) với đường
tín hiệu bên trên.

Để tạo ra 1 đường liên tục có trở kháng nhỏ cho dòng điện trở về (return current), các
lớp tham khảo reference planes (bao gồm power plane và ground plane) phải là lá
đồng thuần nhất, không có lỗ hay bị rạn nứt. Trên reference planes, phải chú ý một điều
quan trọng là các clearance sections của các VIA (vùng trống bao xung quanh VIA)
không ảnh hưởng đến đường dòng trở về, bởi vì trong trường hợp có vật cản, dòng trở
về sẽ tìm hướng đi xung quanh vật đó.
Tuy nhiên, khi đó, trường điện từ của dòng điện sẽ dễ bị ảnh hưởng với các trường của
những tín hiệu khác, gây ra tạp giao. Hơn nữa, vật cản này gây ảnh hưởng mạnh đến
trở kháng của đường đi qua nó, dẫn tới sự không liên tục và tăng nhiễu EMI.


Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

13
3.6 Đi dây (Routing):
Cách đi đường mạch trên PCB và cách bố trí linh kiện đóng một vai trò quan trọng khi
ta quan tâm tới việc đảm bảo tín hiệu toàn vẹn (không suy hao hay méo dạng), tránh
nhiễu pick-up, và giảm nhiễu EMI, đặc biệt trong các ứng dụng tần số cao. Thực tế là
đã có rất nhiều tài liệu hướng dẫn về vấn đề này, ở đây chúng ta chỉ nêu lên một số

yêu cầu chính trong layout PCB:
1. Giữ khoảng cách các đường tín hiệu bằng 3 lần độ cao từ đường tín hiệu - đất
(d = 3h, d ở đây là khoảng cách giữa 2 đường tín hiệu liền kề), để giảm mức độ
giao nhau giữa các tín hiệu xuống còn 10%. Vì mật độ dòng điện phản hồi ở bên
dưới đường tín hiệu giảm theo hàm 1/[1+(d/h)]
2
, cho nên mật độ tại điểm d >3h
là đủ nhỏ để tránh được hiện tượng giao nhau giữa các tín hiệu liền kề.

2. Sử dụng các đường mạch góc 45
o
thay vì góc 90
o
. Góc 90
o
tăng bề rộng thực sự
của đường → tăng trở kháng → sai lệch trở kháng, dẫn tới bị phản xạ nhiều
hơn.

3. Nếu thường xuyên hoạt động trong môi trường nhiễu, kết nối Enable inputs của
Isolator với một Reference Plane thích hợp. High-Enable inputs nối với V
cc
và
Low-Enable inputs nối với Ground.
4. Khi đi các traces gần 1 via hoặc đi giữa 1 dãy các vias, cần đảm bảo rằng
khoảng clearance của các vias (clearance sections) không cắt đường dòng điện
trở về (return path) trên mặt Ground plane. Nếu khoảng clearance của via nằm
trên return path, dòng điện trở về sẽ tìm 1 đường đi với hệ số tự cảm nhỏ nhất
xung quanh khoảng clearance đó. Và như vậy, đường này có thể cắt các đường
tín hiệu khác, gây ra giao tín hiệu và tăng nhiễu EMI.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

14

5. Khi đi các đường tín hiệu, cần tránh thay đổi layer (tránh đi các traces tín hiệu
trên nhiều layer khác nhau) vì nó sẽ dẫn tới tăng hệ số hỗ cảm của đường tín
hiệu.
6. Nếu không thể tránh khỏi việc đi dây tín hiệu xuyên qua nhiều lớp, phải liên kết
mỗi via của đường tín hiệu với một via của đường return-trace. Trong trường
hợp này, sử dụng kích thước via nhỏ nhất có thể để sự tăng hệ số hỗ cảm là ít
nhất.
7. Lớp power và ground là lớp đồng thuần nhất (không có gián đoạn) để điều khiển
trở kháng và hạn chế nhiễu nguồn cung cấp.
8. Các dây đi từ Isolator tới các linh kiện xung quanh càng ngắn càng tốt để tránh
nhiễu pick-up. Digital Isolators thường có các bộ biến đổi điện áp DC/DC cách ly
(isolated dc-to-dc converters) đi kèm, để cấp nguồn xuyên qua các rào cách ly.
Vì việc truyền tín hiệu single-ended nhạy với nhiễu pick-up, nếu đường dây tín
hiệu dài quá sẽ dễ dàng pick up với tần số chuyển mạch của các bộ DC/DC
converters.
9. Đặt tụ điện dung lớn, gọi là bulk capacitors, (vd 10 F), gần nguồn cung cấp,
chẳng hạn tại chip ổn áp nguồn (voltage regulator), hay tại nơi cấp nguồn vào
PCB.
10. Đặt tụ có điện dung nhỏ hơn, gọi là bypass capacitors (0.1-F hoặc 0.01-F) tại
các linh kiện. Bên nối với nguồn của tụ kết nối trực tiếp với chân cấp nguồn của
linh kiện, và qua 2 vias tới V
cc
plane. Bên nối với ground của tụ cũng dùng 2 vias
để nối tới ground plane.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

15
3.7 Vias
Thuật ngữ via thường được dùng để chỉ một lỗ mạ trong một board mạch in. Mặc dù
trong một số ứng dụng yêu cầu lỗ Vias là đủ rộng để vừa với chân của các linh kiện
hàn xuyên lỗ (through-hole components), còn trong thiết kế board tần số cao chủ yếu
via được dùng để nối các dây tín hiệu khi cần chuyển từ layer này sang layer khác,
hoặc để kết nối các linh kiện dán bề mặt (linh kiện SMT) với reference plane cần thiết
(nguồn hay ground), và cũng để kết nối các reference planes có cùng thế điện với
nhau.
Các lớp kết nối với một via bằng cách nối trực tiếp với một pad xung quanh via, (via
pad). Các lớp không kết nối sẽ được cách ly bởi một clearance ring. Mỗi via có một
điện dung so với ground có thể được xấp xỉ bằng công thức sau đây:

Vì điện dung tăng lên tỷ lệ với kích thước, nên Vias của các traces tín hiệu trong các
board mạch tần số cao phải càng nhỏ càng tốt để tránh suy hao tín hiệu gây ra bởi tải
điện dung lớn.
Khi kết nối các tụ decoupling với ground plane hoặc các liên kết nội (interconnecting)
trong ground plane, hệ số tự cảm của via lại quan trọng hơn điện dung của nó. Độ lớn
của hệ số tự cảm này xấp xỉ:

Với
L = điện cảm via, [nH].
h = chiều dài via, [in].
d = đường kính via, [in].

Bởi vì phương trình này tính theo logarit, thay đổi đường kính via gây ảnh hưởng rất
nhỏ đến L. Tuy nhiên lượng thay đổi lớn có thể được thực hiện bằng cách thay đổi

chiều dài via (h) hoặc bằng cách sử dụng nhiều vias song song. Do đó để nối các tụ
decoupling với ground hãy sử dụng hai vias song song cho mỗi chân linh kiện. Để giảm
nhỏ điện cảm do các liên kết giữa các ground planes với nhau, hãy sử dụng nhiều vias
phân bố trên từng khoảng đều đặn xuyên suốt board mạch.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

16
Thực sự là rất không nên đi đường dây tín hiệu tần số cao trên nhiều lớp, tuy nhiên nếu
việc chuyển layer của signal trace là không thể tránh khỏi, cần phải lưu ý đảm bảo sự
liên tục trên đường trở về của dòng điện.
Xem Hình 21: Bên trái cho thấy return path thay đổi như thế nào khi chuyển signal
trace qua 1 layer khác, và hình bên phải tương ứng khi chuyển qua nhiều layer.









Một đường tín hiệu nếu bị chuyển từ layer này sang layer khác bằng cách đi qua các
lớp reference planes sẽ làm đường trở về của dòng điện càng thêm phức tạp. Trong
trường hợp có 2 ground planes, nên đặt thêm một via ground-to-ground gần via tín hiệu
để đảm bảo đường dòng điện trở về là liên tục (bên phải của Hình 21).
Nếu các reference planes có điện thế khác nhau, chẳng hạn như power plane và
ground plane như trong Hình 22 thì đường trở về của dòng điện trở nên lộn xộn hơn,
do đó cần phải có 1 via thứ 3 và thêm 1 tụ decoupling. Dòng điện trở về sẽ bắt đầu đi
từ mặt đáy của power plane, nơi gần với dòng điện của tín hiệu nhất. Sau đó nó đi

xuyên qua power via rồi qua tụ decoupling vào ground via và trở về mặt trên của
ground plane.
Đường return của dòng điện bao gồm nhiều vias và nhiều tụ decoupling có hệ số hỗ
cảm cao, và do đó, ảnh hưởng đến khả năng bảo toàn tín hiệu và gia tăng nhiễu EMI.
Nếu có thể, hãy tránh chuyển layer khi đang đi các dây tín hiệu tần số cao, vì điều đó
thường làm giảm hiệu suất của board, thiết kế phức tạp, tăng chi phí sản xuất.


Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

17

3.8 Tụ Decoupling
Tụ decoupling như là một nguồn sạc tại chỗ (local source of charge) cung cấp cho các
ICs cần một dòng điện đáng kể để đáp ứng hoạt động chuyển mạch nội. Thiếu tụ
decoupling có thể gây ra thiếu dòng cung cấp cho IC để nó hoạt động bình thường, hậu
quả là tín hiệu không được bảo toàn, xảy ra lỗi dữ liệu.
Các tụ phải có trở kháng nhỏ tại khoảng tần số đang quan tâm. Để làm điều đó, một
phương pháp thông dụng là phân bố đều một dãy các tụ decoupling xuyên suốt board.
Ngoài ra, để duy trì toàn vẹn tín hiệu, tụ decoupling phải có vai trò như bộ lọc EMC
ngăn tín hiệu tần số cao RF chạy khắp PCB.
Khi kết nối một tụ giữa nguồn và ground, thực tế là năng lượng đang cấp cho một mạch
cộng hưởng nối tiếp, với tần số cộng hưởng phụ thuộc vào các giá trị R-L-C trong mạch
tương đương của tụ. Hình 23 biểu diễn các thành phần ký sinh của mạch tương đương
ban đầu và dạng biến đổi thành mạch cộng hưởng nối tiếp.


Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

18

Điện trở rò R
L
đại diện cho tổn hao năng lượng do các dòng rò ở tần số thấp. R
D
đại
diện cho tổn hao do phân cực phân tử, C
D
đại diện cho tổn hao do hấp thụ điện môi. R
S

là điện trở các chân và bản cực của tụ. Ba điện trở tổn hao kết hợp thành một điện trở
tương đương ESR. ESL là giá trị tương đương của các điện cảm của bản cực và các
chân của tụ.
Chú ý rằng các tụ nối với vias, mặc dù có trở kháng nhỏ, nhưng cũng đóng góp một
lượng đáng kể vào L tương đương. Vì vậy, giảm L của via bằng cách dùng 2 vias cho
mỗi chân của tụ.
Hình 24 cho thấy sự thay đổi trở kháng tụ điện theo tần số (xét tụ 10nF). Tại các tần số
thấp hơn nhiều so với tần số cộng hưởng (self-resonance frequency - SRF), dung
kháng chiếm phần lớn. Gần SRF hơn, cảm kháng sẽ dần trung hoà dung kháng. Tại
SRF, cảm kháng và dung kháng triệt tiêu nhau, chỉ có ESR là hoạt động. Lưu ý ESR
phụ thuộc tần số và không đạt giá trị nhỏ nhất tại SRF. Thế nhưng, trở kháng tương
đương Z lại đạt giá trị MIN tại tần số cộng hưởng.

Ghép song song các tụ trong mạng decoupling phân bố đem lại hiệu quả cao, bởi vì
tổng điện dung tăng C
TOT
=C x n, (n: số tụ). Và với X
C
=1/(ω x C), trở kháng tụ giảm n lần
với tần số dưới SRF X

C
=1/(n x ω x C). Tương tự với điện cảm L
TOT
=L/n và X
L
= ω x L
=> X
L
giảm n lần với tần số trên SRF: X
L
= ω x L/n.

Được dịch từ tài liệu slla284 - Digital Isolator Design Guide, Texas Instruments.

19
Thiết kế một solid decoupling network phải bao gồm cả phần tần số thấp cho tới tín
hiệu DC (tần số = 0), do đó cần phải ghép thêm các tụ bypass. Vì vậy, để đạt được trở
kháng thấp tại dải tần số thấp, đặt thêm tụ tantalum có giá trị từ 1F tới 10F tại ngõ ra
của các bộ ổn áp (voltage regulators) và tại điểm cấp nguồn cho PCB. Với dải tần số
cao hơn, đặt thêm vài tụ ceramic 0.1uF hoặc 0.001uF bên cạnh mỗi con IC chuyển
mạch ở tần số cao.
4. Tổng kết
Mục tiêu của tài liệu này là trình bày những điểm quan trọng khi thiết kế PCB với các
chip cách ly tín hiệu số Digital Isolators của TI, và tổng quát hơn là những hướng dẫn
thiết kế PCB hoạt động ở tần số cao với yêu cầu giảm nhiễu EMI, tránh suy hao tín
hiệu.
Mặc dù có rất nhiều tài liệu kĩ thuật, bài báo, forum về thiết kế PCB, nhưng tài liệu này
vẫn cung cấp cho những người thiết kế layout những hướng dẫn khá toàn diện. Thực
hiện những đề nghị trong tài liệu này, người thiết kế hoàn toàn có thể thiết kế được các
board PCB tương hợp điện từ EMC trong thời gian ngắn nhất.

5. Tài liệu tham khảo
1. High-speed Digital Design, Johnson/Graham, 1993
2. Noise Reduction Techniques in Electronic Systems, Ott, 1988
3. Eliminating the myths about printed circuit board power/ground plane decoupling,
Archambeault, 2001.