đồ án tốt nghiệp điện tử viễn thông thực hiện hệ thống trải chuỗi trực tiếp với độ rộng bit hỗn loạn trên FPGA

TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
KHOA ĐIỆN TỬ - VIỄN THÔNG




ĐỒ ÁN
TỐT NGHIỆP ĐẠI HỌC



Đề tài:
THỰC HIỆN HỆ THỐNG TRẢI CHUỖI TRỰC
TIẾP VỚI ĐỘ RỘNG BIT HỖN LOẠN
TRÊN FPGA



Sinh viên thực hiện: ĐINH HỮU QUỲNH
Lớp ĐT10 – K54
ĐÀO TRỌNG HIẾU
Lớp ĐT10 – K54
Giảng viên hƣớng dẫn: TS. NGUYỄN XUÂN QUYỀN
Cán bộ phản biện: PGS.TS. VŨ VĂN YÊM

Hà Nội, 6-2014


BỘ GIÁO DỤC VÀ ĐÀO TẠO

CỘNG HÕA XÃ HÔI CHỦ NGHĨA VIỆT NAM
TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI


Độc lập - Tự do - Hạnh phúc


NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP

Họ và tên sinh viên: .…ĐINH HỮU QUỲNH………….… Số hiệu sinh viên: …20092181…… …
Khoá:……54………Viện: Điện tử - Viễn thông Ngành: Thông tin - Truyền thông
1. Đầu đề đồ án:
……Thực hiện hệ thống trải chuỗi trực tiếp với độ rộng bit hỗn loạn trên FPGA………………………
…………………………………………………………………………………………………………… ….……………………
2. Các số liệu và dữ liệu ban đầu:
…………………………………… …………………………………………… …… ………………………….……….…………………
…………………………………………………………………………………………………………… ………….………….…………….
3. Nội dung các phần thuyết minh và tính toán:
…Thực hiện trải phổ trực tiếp và giải trải phổ sử dụng chaos trên FPGA, cụ thể là kit
DE2……… ….…………………………………………………………………………………………………………….……………………
… ….……………………………………………………………………………………………………………………………………………

4. Các bản vẽ, đồ thị ( ghi rõ các loại và kích thước bản vẽ ):
……………………………………………………………………………………………………………………… ….…………………………
……………………………………………………………………………………… …………………………………………………………
5. Họ tên giảng viên hướng dẫn: ……TS. NGUYỄN XUÂN QUYỀN……… ………………………….
6. Ngày giao nhiệm vụ đồ án: ………………………………………………………………………………………………….
7. Ngày hoàn thành đồ án: ……………………………………………………………………… ………………………………

Ngày tháng năm
Chủ nhiệm Bộ môn
Giảng viên hƣớng dẫn





Sinh viên đã hoàn thành và nộp đồ án tốt nghiệp ngày tháng năm
Cán bộ phản biện



BỘ GIÁO DỤC VÀ ĐÀO TẠO

CỘNG HÕA XÃ HÔI CHỦ NGHĨA VIỆT NAM
TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI


Độc lập - Tự do - Hạnh phúc


NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP

Họ và tên sinh viên: .ĐÀO TRỌNG HIẾU…… …… …Số hiệu sinh viên: 20091023.………….……
Khoá:……54… ….Khoa: Điện tử - Viễn thông Ngành: Thông tin – Truyền thông
1. Đầu đề đồ án:
……Thực hiện hệ thống trải chuỗi trực tiếp với độ rộng bit hỗn loạn trên FPGA………………………
………………………………………………………………………………………………………………………….……………
2. Các số liệu và dữ liệu ban đầu:
…………………………………… …………………………………………… …… ……………………….……… ………… ………
……………………………………………………………………………………………………………….……… ………… ……………
3. Nội dung các phần thuyết minh và tính toán:
… Trải phổ trực tiếp, điều chế và giải điều chế BPSK, cộng nhiễu trắng vào tín hiệu trên
Matlab….…………………………………………………………………………………………………………………… …… ……
…………………………………………………………………………… ….………………………………………………… ……………
4. Các bản vẽ, đồ thị ( ghi rõ các loại và kích thước bản vẽ ):
……………………………………………………………………………………………………………… ……… ….………………………
……………………………………………………………………………………………………… ……………………… …… …….…
5. Họ tên giảng viên hướng dẫn: ………… TS. NGUYỄN XUÂN QUYỀN …………….………………
6. Ngày giao nhiệm vụ đồ án: …………………………………………………………………………….……………………
7. Ngày hoàn thành đồ án: ………………………………………………………………… …… ………………… ……….

Ngày tháng năm
Chủ nhiệm Bộ môn
Giảng viên hƣớng dẫn





Sinh viên đã hoàn thành và nộp đồ án tốt nghiệp ngày tháng năm
Cán bộ phản biện

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI


BẢN NHẬN XÉT ĐỒ ÁN TỐT NGHIỆP

Họ và tên sinh viên: ĐINH HỮU QUỲNH Số hiệu sinh viên: 20092181………
Ngành: Thông tin – Truyền thông Khoá: 54
Giảng viên hƣớng dẫn: TS. NGUYỄN XUÂN QUYỀN
Cán bộ phản biện:
1. Nội dung thiết kế tốt nghiệp:







2. Nhận xét của cán bộ phản biện:

Ngày tháng năm
Cán bộ phản biện
( Ký, ghi rõ họ và tên )


BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI


BẢN NHẬN XÉT ĐỒ ÁN TỐT NGHIỆP

Họ và tên sinh viên: ĐÀO TRỌNG HIẾU Số hiệu sinh viên: 20091023
Ngành: Thông tin – Truyền thông Khoá: 54
Giảng viên hƣớng dẫn: TS. NGUYỄN XUÂN QUYỀN
Cán bộ phản biện:
1. Nội dung thiết kế tốt nghiệp:







2. Nhận xét của cán bộ phản biện:

Ngày tháng năm
Cán bộ phản biện
( Ký, ghi rõ họ và tên )

1

LỜI NÓI ĐẦU
Ngày nay, các hệ thống thông tin đã trở nên rất phổ biến và đóp góp to lớn vào
sự phát triển về mọi mặt của thế giới. Dù rằng các hệ thống thông tin ngày nay đã gần
nhƣ đáp ứng đƣợc các nhu cầu thông tin cơ bản của con ngƣời, tuy nhiên các nhà khoa
học, các nhà nghiên cứu viễn thông vẫn luôn tìm tòi để nâng cao chất lƣợng và đặc biệt
là khả năng an toàn, bảo mật của các hệ thống thông tin.
Các công nghệ đa truy nhập là nền tảng của các hệ thống thông tin vô tuyến nói
chung, các công nghệ này cho phép các hệ thống thông tin phân bố tài nguyên vô tuyến
một cách hiệu quả cho ngƣời sử dụng mà vẫn đạt đƣợc chất lƣợng ổn định. Trong số
các công nghệ đa truy nhập hiện nay, công nghệ CDMA đang ngày càng phát triển vì
có đƣợc những ƣu điểm nổi bật. CDMA đƣợc xây dựng dựa trên cơ sở là kỹ thuật trải
phổ.
Về mặt bảo mật thông tin, trong những năm gần đây khái niệm “hỗn loạn” đang
đƣợc nhắc tới rất nhiều, đặc biệt là trong lĩnh vực toán học, vật lý và viễn thông. Lý
thuyết “hỗn loạn” để chỉ một hệ thống với một vài thông số biến đổi có vẻ nhƣ không
theo một quy luật hay trật tự nào nhƣng thật ra lại tuân theo một quy luật cụ thể nào đó.
Ứng dụng của thuyết “hỗn loạn“ với vai trò bảo mật thông tin trong các hệ thống viễn
thông đang đƣợc nghiên cứu ngày càng rộng rãi.
Chính vì những lý do trên, chúng em đã quyết định lƣa chọn đề tài “Thực hiện
hệ thống trải phổ trực tiếp sử dụng chaos trên FPGA”. Mục đích của chúng em khi thực
hiện đề tài là để học hỏi, nghiên cứu, kết hợp đƣợc ƣu điểm của những công nghệ nói

trên và ứng dụng trên một hệ thống cụ thể.
Chúng em xin chân thành cảm ơn TS. Nguyễn Xuân Quyền đã trực tiếp hƣớng
dẫn chúng em thực hiện đề tài này, đồng thời chúng em xin gửi lời cảm ơn tới PGS. TS
Vũ Văn Yêm và ThS. Nguyễn Anh Quang đã giúp đỡ chúng em trong quá trình nghiên
cứu và học tập tại Lab.

2

TÓM TẮT ĐỒ ÁN
Trong đồ án này,chúng em tìm hiểu, nghiên cứu những ƣu điểm nổi bật của 2
công nghệ: trải phổ trực tiếp (DSSS) và bảo mật dựa trên đặc tính hỗn loạn (chaotic) và
đề xuất một hệ thống kết hợp giữa đặc tính hỗn loạn (Chaos-Based) và trải phổ trực
tiếp (DSSS).
Trong hệ thống này, các chuỗi mã giả ngẫu nhiên (PN) đƣợc tạo ra giống nhƣ
trong 1 hệ thống trải phổ trực tiếp thông thƣờng nhƣng thời gian của một bit dữ liệu sẽ
đƣợc biến thiên dựa trên đặc tính hỗn loạn (Chaos-Based) của loại bản đồ “hỗn loạn“
đƣợc chọn từ trƣớc tuy nhiên nó luôn bằng số nguyên lần thời gian của một chip (xung
clock), hệ thống đƣợc đặt tên: Chaotic Bit Duration – Direct-Sequence/Spread
Spectrum Communication System (CBD-DSSS system). Hệ thống có sự kết hợp ƣu
điểm của cả hai công nghệ trên và sẽ đƣợc triển khai trên FPGA - kit DE2, chúng em
cũng đƣa ra các tính toán về BER(bit error rate) để đánh giá hiệu năng của hệ thống
bằng cách đƣa nhiễu trắng vào tín hiệu truyền đi, tất cả việc tính toán và cộng nhiễu sẽ
đƣợc thực hiện trên MatLab.
ABSTRACT
In this thesis, we explore and study some advantages of 2 techniques: direct
spectrum (DSSS) and information security based on chaotic behavior (chaotic) to
propose a system that combines DSSS and Chaotic characteristics.
In this proposed system, pseudo code (PN) sequences are created as in a
conventional DSSS system but bit duration of data is varied according to the behavior
of chaotic map but always equal to a multiple of the chip duration (clock pulse

duration), the system was named as: Chaotic Bit Duration – Direct-Sequence/Spread
Spectrum Communication System (CBD-DSSS system). The system was the combined
advantages of 2 techniques as said before and it is implemented on FPGA – DE2 kit,
we also give calculations about BER (bit error rate) by adding white noise to signal to
evaluate the performance of this systems, the calculation of BER and adding noise are
implemented on Matlab software.
3

MỤC LỤC
LỜI NÓI ĐẦU 1
TÓM TẮT ĐỒ ÁN 2
DANH SÁCH HÌNH VẼ 5
DANH SÁCH CÁC BẢNG BIỂU 8
DANH SÁCH CÁC TỪ VIẾT TẮT 9
PHẦN MỞ ĐẦU 10
CHƢƠNG 1. CƠ SỞ LÝ THUYẾT 12
1.1. Các công nghệ trải phổ và đa truy nhập 12
1.1.1. Giới thiệu 12
1.1.2. Mã giả ngẫu nhiên 19
1.2. Hỗn loạn 22
1.2.1. Định nghĩa và phân loại 22
1.2.2. Tính chất 23
1.2.3. Ứng dụng hỗn loạn trong trải phổ chuỗi trực tiếp 24
1.3. Kết luận 25
CHƢƠNG 2. THỰC HIỆN VÀ TRIỂN KHAI HỆ THỐNG TRÊN FPGA 26
2.1. Giới thiệu kit DE2 và các công cụ hỗ trợ sử dụng. 26
2.1.1. Kit DE2 26
2.1.2. DE2 control panel 28
2.1.3. Ngôn ngữ lập trình mô phỏng phần cứng Verilog 29
2.1.4. Giới thiệu phần mềm Modelsim 34

2.1.5. Giới thiệu phần mềm Quatus. 35
2.2. Thực hiện hệ thống trải phổ trực tiếp không sử dụng chaos 37
2.2.1. Khối trải phổ 37
2.2.2. Phía giải trải phổ 41
2.2.3. Thực hiện trên FPGA 42
2.3. Thực hiện hệ thống trải phổ trực tiếp sử dụng chaos 44
2.3.1. Tổng quan thực hiện hệ thống 44
2.3.2. Khối trải phổ 44
2.3.3. Khối giải trải phổ 57
2.4. Cộng nhiễu 60
2.4.1. Tạo dữ liệu đầu vào 60
4

2.4.2. Cộng nhiễu 61
2.5. Kết quả thu đƣợc 63
2.6. Kết luận 65
KẾT LUẬN 66
TÀI LIỆU THAM KHẢO 67


5

DANH SÁCH HÌNH VẼ
Hình 1. 1. Hệ thống đa truy nhập trạm mặt đất-vệ tinh. 12
Hình 1. 2. Hệ thống đa truy nhập di động 12
Hình 1. 3. FDMA 13
Hình 1. 4. TDMA 14
Hình 1. 5. CDMA 15
Hình 1. 6. Trải phổ trực tiếp 16
Hình 1. 7. Trải phổ nhảy tần 17

Hình 1. 8. Trải phổ nhảy thời gian 17
Hình 1. 9. Hệ thống trải phổ đơn giản 18
Hình 1. 10. Phổ tín hiệu trƣớc và sau trải phổ. 18
Hình 1. 11. Mạch thanh ghi dịch tạo chuỗi PN 20
Hình 1. 12. Ví dụ với mặt nạ AND là 00101 20
Hình 1. 13. Mạch ghi dịch tốc độ cao. 20
Hình 1. 14. Vùng hút của hệ hỗn loạn Lorenz trong các không gian pha khác nhau: 24

Hình 2. 1. Hình ảnh kit phát triển DE2 của Altera 26
Hình 2. 2. Thực hiện thêm tập tin sof trên quatus 29
Hình 2. 3. Giao diện control panel 29
Hình 2. 4. Giao diện đồ họa của ModelSim 35
Hình 2. 5. Phần mềm quatus 36
Hình 2. 6. Sơ đồ khối phát tín hiệu 37
Hình 2. 7. Kết quả mô phỏng khối Clock Divider 38
Hình 2. 8. Mô hình thanh ghi dịch 38
Hình 2. 9. Kết quả mô phỏng khối tạo chuỗi PN 39
Hình 2. 10. Kết quả mô phỏng khối data loader 40
Hình 2. 11. Kết quả mô phỏng khối sender 41
Hình 2. 12. Kết quả mô phỏng khối Receiver 42
Hình 2. 13. Mô hình hệ thống 43
6

Hình 2. 14. Bảng gán chân 43
Hình 2. 15. Quy trình thực hiện 44
Hình 2. 16. Khối trải phổ. 45
Hình 2. 17. Mô phỏng khối trải phổ trên FPGA 45
Hình 2. 18. Sơ đồ khối VPP-PNS Generator 46
Hình 2. 19. Khối VPP-PNS Generator 46
Hình 2. 20. Mô phỏng khối VPP-PNS Generator ModelSim 47

Hình 2. 21. Các loại Chaotic map và giá trị khởi tạo, các hàm tƣơng ứng. 47
Hình 2. 22. Khối tạo Logistic Map 48
Hình 2. 23. Khối tạo Logistic Map 48
Hình 2. 24. Khối tạo bộ đếm 49
Hình 2. 25. Mô phỏng VPP-PNS Counter trên Model Sim 49
Hình 2. 26. Khối tạo bộ so sánh. 50
Hình 2. 27. Mô phỏng VPP-PNS Comparator trên ModelSim 50
Hình 2. 28. Mô phỏng VPP-PNS Flip Flop trên ModelSim 50
Hình 2. 29. Thanh ghi dịch trong bộ tạo chuỗi PN 51
Hình 2. 30. Mô phỏng VPP-PNS PN trên ModelSim 51
Hình 2. 31. Khối chia xung clock 52
Hình 2. 32. Mô phỏng khối TX_ClockDivider trên ModelSim 52
Hình 2. 33. Khối tạo clock flash bên trải phổ 52
Hình 2. 34. Mô phỏng clock flash trên ModelSim 53
Hình 2. 35. Khối tạo xung clock sram bên trải phổ 53
Hình 2. 36. Mô phỏng khối clock sram trên ModelSim 53
Hình 2. 37. Khối chuyển đổi dữ liệu nối tiếp song song bên trải phổ. 54
Hình 2. 38. Mô phỏng khối Dataloader trên ModelSim 54
Hình 2. 39. Khối lấy mẫu bên trải phổ 54
Hình 2. 40. Mô phỏng khối lấy mẫu trên ModelSim 55
Hình 2. 41. Mô hình logic flash trên kit DE2 55
Hình 2. 42. Khối đọc flash 56
7

Hình 2. 43. Khối ghi sram 57
Hình 2. 44. Khối giải trải phổ sử dụng chaos 58
Hình 2. 45. Khối clock flash bên giải trải phổ. 58
Hình 2. 46. Khối DataLoader bên giải trải phổ. 59
Hình 2. 47. Khối tích phân 59
Hình 2. 48. Khối lấy mẫu bên giải trải phổ. 60

Hình 2. 49. Khối clock sram bên giải trải phổ 60
Hình 2. 50. Đồ thị BER 65

8

DANH SÁCH CÁC BẢNG BIỂU
Bảng 2. 1. Toán tử trong verilog 32
Bảng 2. 2. Bảng chân lý của sram DE2 57
Bảng 2. 3. Kết quả tỉ lệ lỗi bit (tổng số bit dữ liệu là 80000 bit). 64

9

DANH SÁCH CÁC TỪ VIẾT TẮT
AWGN
Additive White Gaussian Noise
Cộng nhiễu Gausian trắng
BER
Bit Error Rate
Tỷ lệ lỗi bit
BPSK
Binary Phase Shift Keying
Khóa dịch pha nhị phân
CDMA
Code Division Multiple Access
Đa truy nhập phân chia theo mã
FDMA
Frequency Division Multiple
Access
Đa truy nhập phân chia theo tần
số

FPGA
Field Programmable Gate
Array
Mạch cổng logic khả trình trƣờng
DSSS
Direct Sequence Spread
Spectrum
Trải phổ chuỗi trực tiếp
PN
Pseudo-random Noise
Nhiễu giả ngẫu nhiên
SDMA
Space Division Multiple Access
Đa truy nhập phân chia theo
không gian
S/H
Sample-and-Hold
Lấy và giữ mẫu
SNR
Signal Noise Rate
Tỷ số tín hiệu trên tạp âm
TDMA
Time Division Multiple Access
Đa truy nhập phân chia theo thời
gian
VHDL
VHSIC Hard Ware Describe
Laguage
Ngôn ngữ mô tả phần cứng
VPP

Variable-Position Pulse
Xung vị trí biến đổi
VPP-PNS
Variable-Position Pulse and
Pseudo- random Noise
Sequence
Xung vị trí biến đổi và chuỗi giả
ngẫu nhiên

10

PHẦN MỞ ĐẦU
Vấn đề chính của đồ án chính là tìm ra đƣợc phƣơng pháp kết hợp đƣợc những
đặc tính, ƣu điểm của cả hai phƣơng pháp: trải phổ trực tiếp và mã hóa chaotic, đồng
thời đƣa ra đƣợc sơ đồ khối hoàn thiện của hệ thổng bao gồm 2 phần chính: bên trải
phổ và bên giải trải phổ để từ đó hình thành các khối cụ thể, viết code và nạp lên
FPGA. Ngôn ngữ phần cứng chúng em chọn để lập trình là ngôn ngữ Verilog vì ngôn
ngữ này khá dễ sử dụng do nó có cấu trúc giống với các ngôn ngữ lập trình bậc cao và
có các từ khóa đơn giản, dễ hiểu.
Do việc kết hợp ƣu điểm của 2 công nghệ này đang dần đƣợc quan tâm trên thế
giới, do đó đã có nhiều công trình nghiên cứu cũng nhƣ bài báo khoa học mô phỏng về
hệ thống này với nhiều giải pháp khác nhau đƣợc đƣa ra, chúng em đã quyết định kết
hợp cả hai phƣơng pháp bằng cách vẫn tạo ra một hệ thống trải phổ trực tiếp với các
chuỗi PN đƣợc tạo ra theo phƣơng pháp thông thƣờng, điểm khác biệt chính là ở thời
gian một bit dữ liệu sẽ đƣợc biến thiên dựa theo loại bản đồ hỗn loạn đƣợc chọn. Nhƣ
vậy, những ƣu điểm của phƣơng pháp trải phổ trực tiếp vẫn đƣợc giữ nguyên đồng thời
lại nâng cao khả năng bảo mật khi áp dụng đặc tính trải phổ.
Hệ thống của chúng em sẽ áp dụng với một ngƣời dùng, tức là sẽ chỉ có một
nguồn dữ liệu bởi đồ án của chúng em sẽ tập trung vào việc xây dựng một hệ thống với
sơ đồ khối cơ bản hoạt động đúng với mục tiêu đề ra là kết hợp cả hai phƣơng pháp nói

trên. Ngoài ra, để khảo sát hiệu năng của hệ thống, chúng em sẽ mô phỏng việc truyền
tải thông tin đi xa bằng cách điều chế và giải điều chế BPSK tín hiệu sau trải phổ đồng
thời cộng nhiễu trắng vào tín hiễu đã điều chế. Để khách quan và vẽ đƣờng BER một
cách tƣơng đối chính xác, chúng em sẽ cộng vào tín hiệu sau trải phổ các mức nhiễu
với snr khác nhau, cụ thể là snr = [-13 -12 -11 -10 -9 -8 -7 -6 -5 -4 -3], tƣơng ứng sẽ là
các giá trị BER đo đƣợc.
Đồ án gồm 2 chƣơng:
 CHƢƠNG 1. CƠ SỞ LÝ THUYẾT
 CHƢƠNG 2. THỰC HIỆN VÀ TRIỂN KHAI HỆ THỐNG TRÊN
FPGA
11

Chƣơng 1 sẽ cung cấp một cái nhìn tổng quan nhất về các công nghệ đa truy
nhập, các phƣơng pháp trải phổ, các vấn đề về mã giả ngẫu nhiên PN và cách sử dụng
nó trong công nghệ trải phổ. Lý thuyết cơ bản về hỗn loạn và ứng dụng của nó.
Chƣơng 2 sẽ đƣa ra cái nhìn tổng quát về FPGA cụ thể là kit DE2 và các công
cụ hỗ trợ thực hiện chúng em đã sử dụng nhƣ DE2 Control, Quatus, Model Sim và
ngôn ngữ mô tả phần cứng Verilog. Và phần quan trọng nhất đó là nghiên cứu thực
hiện trải phổ và giải trải phổ trên FPGA, thực hiện cộng nhiễu và tính toán tí số lỗi bit
trên phần mềm Matlab.


12

CHƢƠNG 1. CƠ SỞ LÝ THUYẾT
1.1. Các công nghệ trải phổ và đa truy nhập
1.1.1. Giới thiệu
Thông thƣờng một hệ thống thông tin đa truy nhập có nhiều trạm đầu cuối và
một số các trạm có nhiệm vụ kết nối các trạm đầu cuối này với các mạng chuyển tiếp
tín hiệu từ trạm đầu cuối này tới trạm đầu cuối khác. Các trạm đầu cuối ở trong các hệ

thống thông tin di động mặt đất là các máy điện thoại di động còn trong các hệ thống
thông tin vệ tinh là các trạm thông tin mặt đất. Trong các hệ thống trên luôn luôn có hai
đƣờng truyền: một đƣờng lên là đƣờng từ các trạm đầu cuối tới các trạm gốc hoặc trạm
phát đáp, và một đƣờng theo hƣớng ngƣợc lại.

Hình 1. 1. Hệ thống đa truy nhập trạm mặt đất-vệ tinh.

Hình 1. 2. Hệ thống đa truy nhập di động
13

Trong các hệ thống đa truy nhập trên, có bốn phƣơng pháp đa truy nhập chính
đƣợc sử dụng:
 Đa truy nhập phân chia theo tần số FDMA (Frequency Division Multiple
Access)
 Đa truy nhập phân chia theo thời gian TDMA (Time Division Multiple
Access).
 Đa truy nhập phân chia theo không gian SDMA (Space Division Multiple
Access
 Đa truy nhập phân chia theo mã CDMA (Code Division Multiple Access).
Các phƣơng pháp trên đều đƣợc xây dựng dựa trên cơ sở phân chia nguồn tài
nguyên vô tuyến cho các kênh truyền khác nhau, nếu nhƣ không có một quy định nào
thì các sóng mang tới (các kênh) sẽ gây nhiễu cho nhau và để tránh hiện tƣợng nhiễu
này máy thu phải có khả năng để phân biệt đƣợc các sóng mang thu đƣợc.
1.1.1.1. FDMA
Để phân chia các kênh, các sóng mang đƣợc phân biệt nhƣ theo một hàm số của
vị trí năng lƣợng sóng mang theo tần số, có nghĩa là một băng tần tổng đã đƣợc cấp
phát sẽ chia thành rất nhiều băng tần nhỏ, mỗi băng tần nhỏ tƣơng đƣơng với một kênh
thông tin và bao gồm khoảng băng tần tối thiểu để truyền dữ liệu và 2 khoảng băng tần
bảo vệ. Máy thu có thể phân biệt đƣợc các kênh sóng mang bằng việc lọc.

Hình 1. 3. FDMA
14

1.1.1.2. TDMA
Theo nguyên lý TDMA, các trạm đầu cuối không phát tín hiệu liên tục trong
khoảng thời gian 1 khung dữ liệu (Tb) mà sẽ phát theo từng cụm, tƣơng ứng với khe
thời gian mà nó đã đƣợc cấp phát. Sự cấp phát và chia khe thời gian của từng cụm
đƣợc dựa trên một cấu trúc thời gian dài hơn gọi là một khung, rồi các khung lại đƣợc
ghép thành các siêu khung Mỗi sóng mang phát đi một cụm thì đều chiếm toàn bộ độ
rộng băng tần tổng. Máy thu sẽ thu đƣợc các sóng mang lần lƣợt theo thời gian và có
cùng tần số, việc phân tách có thể đƣợc thực hiện bằng cách mở cổng lần lƣợt theo thời
gian

Hình 1. 4. TDMA
1.1.1.3. SDMA
Năng lƣợng sóng mang của các kênh hay các nguồn phát đƣợc phân bổ hợp lý
trong không gian để không gây nhiễu cho nhau. Vì các kênh hay các nguồn phát chỉ
đƣợc sử dụng trong một không gian quy định trƣớc nên máy thu có thể thu các sóng
mang từ nguồn phát nào mà nó cần thu mà không sợ bị nhiễu bởi các sóng mang có
cùng tần số khác. Có nhiều phƣơng pháp để thực hiện SDMA nhƣ:
- Sử dụng phƣơng pháp lặp tần số cho các nguồn phát tại các khoảng cách đủ lớn
sao cho chúng không gây nhiễu lên nhau, khoảng cách này đƣợc gọi là khoảng
cách tái sử dụng tần số.
- Sử dụng các anten thông minh (smart anten). Các anten này tập trung năng
lƣợng sóng mang của nguồn phát vào hƣớng có lợi nhất cho máy thu nào mà nó
muốn hƣớng tới để tránh gây nhiễu cho các máy thu lân cận.
15

1.1.1.4. CDMA
Đối với các hệ thống sử dụng phƣơng pháp CDMA, mỗi nguồn phát đƣợc gán

cho một chuỗi mã xác định, và tất cả các nguồn phát có thể sử dụng chung khoảng
băng tần trong cùng một khoảng thời gian. Chuỗi mã để phân biệt các nguồn phát đƣợc
gọi là các mã giả tạp âm PN (Pseudo Noise), việc sử dụng các mã này còn cho phép
mở rộng đáng kể phổ tần của sóng mang, đây cũng là điểm đáng chú ý của phƣơng
pháp này. Khi máy thu nhận đƣợc tín hiệu từ nhiều trạm phát khác nhau, nó sẽ lấy tín
hiệu mong muốn bằng cách giải mã tín hiệu đó bằng chuỗi mã PN riêng biệt của chính
tín hiệu đó. Kết quả này dựa trên sự tƣơng quan chéo và tự tƣơng quan của các chuỗi
mã PN.

Hình 1. 5. CDMA
Phƣơng pháp đa truy nhập này dựa trên nguyên lý trải phổ, hiện nay tồn tại 3
phƣơng pháp trải phổ sau:
- Trải phổ chuỗi trực tiếp (DS: Direct Sequency).
- Trải phổ nhảy tần (FH: Frequency Hopping).
- Trải phổ nhảy thời gian (TH: Time Hopping).
Trong các hệ thống thông tin thì vấn đề về băng tần đƣợc quan tâm nhất và
thông thƣờng sẽ đƣợc thiết kế để sử dụng càng ít độ rộng băng tần càng tốt. Tuy nhiên,
16

trong các hệ thống trải phổ (SS :Spread Spectrum) độ rộng băng tần của tín hiệu lại
đƣợc mở rộng rất nhiều trƣớc khi phát và một hệ thống đƣợc coi là SS nếu có 2 đặc
điểm sau :
- Tín hiệu đƣợc phát đi có độ rộng băng tần lớn hơn rất nhiều so với độ rộng băng
tần tối thiểu cần để phát đi.
- Trải phổ đƣợc thực hiện bởi một loại mã độc lập với số liệu.
Đối với hệ thống trải phổ trực tiếp (DSSS), việc trải phổ đƣợc thực hiện bằng
cách nhân tín hiệu với một mã giả ngẫu nhiên (PN) có tốc độ chíp cao hơn rất nhiều so
với tốc độ bit của tín hiệu.

Hình 1. 6. Trải phổ trực tiếp

Đối với hệ thống trải phổ nhảy tần, tần số sóng mang đƣợc đổi liên tiếp trên một
tập hợp các tần số cho trƣớc. Các mẫu nhảy tần có dạng giả ngẫu nhiên và tần số trong
khoảng thời gian một chíp sẽ là không đổi. Tốc độ nhảy tần có thể nhanh hoặc chậm,
với hệ thống nhảy tần nhanh thì việc nhảy tần sẽ đƣợc thực hiện ở tốc độ cao hơn tốc
độ bit của tín hiệu còn với hệ thống nhảy tần chậm thì ngƣợc lại.

17

Hình 1. 7. Trải phổ nhảy tần
Đối với hệ thống trải phổ nhảy thời gian (THSS), một số lƣợng các bit dữ liệu
đƣợc nén và phát ngắt quãng trong một hay nhiều khe thời gian chứa trong một khung
thời gian với một số lƣợng rất lớn các khe thời gian. Mẫu nhảy khe thời gian sẽ xác
định xem dữ liệu hiện đang đƣợc truyền ở khe thời gian nào trong khung, việc nhảy
khe thời gian này cũng tuân theo một mã giả ngẫu nhiên.

Hình 1. 8. Trải phổ nhảy thời gian
Ban đầu, kỹ thuật trải phổ đƣợc sử dụng trong quân đội, ý tƣởng là làm cho tín
hiệu phát đi gần giống với tạp âm đối với các máy thu không mong muốn. Để ghép bản
tin vào tín hiệu giả tạp âm, ngƣời ta sử dụng một mã giả ngẫu nhiên để mã hóa bản tin,
tuy nhiên thì máy thu cần thu phải biết đƣợc chính xác mã này và đồng bộ với bản tin
bên phát để giải mã đƣợc chính xác bản tin. Mã giả ngẫu nhiên đƣợc tạo ra sao cho nó
có độ rộng băng tần lớn hơn rất nhiều so với độ rộng băng tần của bản tin. Mô hình
đơn giản của một hệ thống trải phổ trực tiếp (DSSS) nhƣ sau:

18

Hình 1. 9. Hệ thống trải phổ đơn giản
Luồng tín hiệu số đơn cực đầu vào
22
2

( ) ( ) ( )
44
b
im im
b
bb
f T Sinc fTb f

  
=
2
11
( ) ( ) ( )
24
b
b
f T Sinc fTb f

  
.
Nếu chỉ xét phổ dƣơng và không ta có :
2
11
( ) ( ) ( )
24
b
b
f T Sinc fTb f

  

trong đó:
sin x
Sincx
x



và
()f

đƣợc xác định:
( ) 0f


khi f

0 và
( ) ( ) 1f d f





.
Phổ của luồng số đã đi qua bộ biến đổi lƣỡng cực nhƣ sau :
22
( ) ( )
d i b b
f d T Sinc fT
=

2
()
bb
T Sinc fT
.
Nếu chỉ xét phổ dƣơng ta có:
2
( ) 2 ( )
d b b
f T Sinc fT
.
Phổ của luồng số sau khi nhân chuỗi PN (trải phổ):
2 2 2
( ) ( ) ( ) ( )
dc i i c c c c
f d c T Sinc fT T Sinc fT  
.
Nếu chỉ xét phổ dƣơng, ta có:
2
( ) 2 ( )
dc c c
f T Sinc fT
.
Vẽ trên đồ thị 2 phổ của 2 tín hiệu trƣớc và sau trải phổ ta có :

Hình 1. 10. Phổ tín hiệu trƣớc và sau trải phổ.
19

Có thể thấy rõ rằng phổ của tín hiệu sau trải phổ đã đƣợc trải rộng ra, trƣớc khi
trải phổ thì năng lƣợng chủ yếu tập trung ở tần số nhất định nhƣng sau khỉ trải phổ thì

năng lƣợng cũng đã đƣợc trải đều ra trên khắp miền phổ (giống nhƣ nhiễu trắng).
CDMA có nhiều ƣu điểm hơn so với các phƣơng pháp khác :
- Dung lƣợng cao hơn.
- Chống nhiễu và pha-dinh tốt hơn.
- Bảo mật thông tin tốt hơn.
- Vì sử dụng chung một tần số cho rất nhiều ngƣời sử dụng nên việc qui hoạch
mạng cũng đơn giản hơn.
Tuy nhiên, nó cũng không tránh khỏi một vài nhƣợc điểm:
- Đồng bộ phức tạp, vì ngoài đồng bộ định thời còn phải đồng bộ cả mã.
- Cần nhiều mạch xử lý số hơn.
- Chỉ có hiệu suất cao khi có nhiều ngƣời sử dụng.
1.1.2. Mã giả ngẫu nhiên
1.1.2.1. Cách tạo mã
Các chuỗi mã giả ngẫu nhiên đƣợc tạo ra bằng một chuỗi các thanh ghi dịch nối
tiếp nhau theo một đa thức tạo mã tuyến tính (đa thức sinh) cho trƣớc. Loại quan trọng
nhất của các chuỗi mã giả ngẫu nhiên là loại đƣợc tạo ra với các thanh ghi dịch cơ số
hai với độ dài cực đại hay còn gọi là các chuỗi m, đa thức sinh
()gx
có bậc m>0:
1
1 1 0
( )
mm
mm
g x g x g x g x g


    
.
Trong đó gi = 0 hoặc 1 và

m
g
=
0
g
= 1.Đặt
()gx
= 0, ta đƣợc công thức hồi quy :
12
1 2 1
1
mm
m
x g x g x g x


    
.
Trong đó
m
x
thể hiện có m thanh ghi dịch và
i
g
thể hiện các kết nối hồi tiếp có
trong mạch ở vị trí thứ i có hay không, nếu
i
g
= 1 mạch đóng và vị trí tƣơng ứng sẽ có
đƣờng quy hồi,

i
g
= 0 thì ngƣợc lại:

20

Hình 1. 11. Mạch thanh ghi dịch tạo chuỗi PN
Mỗi chuỗi thanh ghi dịch chu kì N có thể có N dịch hay pha. Ta kí hiệu
j
Tc

là
sự dịch pha của chuỗi c (c là chuỗi mã giả ngẫu nhiên) sang trái j lần. Xét 1 ví dụ ở
hình dƣới, ta thấy có thể có các loại dịch sau:
4
Tc

,
3
Tc

,
2
Tc

,
1
Tc

. Các loại dịch

khác có thể kết hợp tuyến tính của 5 đầu ra trên bằng các cổng AND và các cổng AND
này đƣợc gọi là mặt nạ AND, nhƣ ví dụ thì ta có mặt nạ AND là sự kết hợp của:
2
Tc

+
c
.

Hình 1. 12. Ví dụ với mặt nạ AND là 00101
Tốc độ của mạch trên là thấp do nó bị hạn chể bởi tổng thời gian trễ trong một
phần từ ghi dịch cũng nhƣ thời gian trễ trong tất cả các loại cổng logic mà mạch đang
dùng. Để thực hiện tốc độ cao, ngƣời ta sử dụng mạch ghi dịch tốc độ cao, lƣu ý là đa
thức sinh của mạch ghi dịch tốc độ cao cũng tƣơng tự nhƣ mạch ghi dịch tốc độ thấp,
ngoại trừ vị trí của các phần tử logic XOR đã thay đổi, cụ thể nhƣ sau:

Hình 1. 13. Mạch ghi dịch tốc độ cao.
1.1.2.2. Cách áp dụng mã trong CDMA