Kiến trúc máy tính chương 3 những mạch logic số cơ bản

Chương III:
Những mạch logic số cơ bản
3.1. Mạch kết hợp (Combinational
circuit)
3.2.Mạch Giải Mã & Mã Hóa
3.3.Mạch Tuần Tự

1


3.1. Mạch kết hợp (tổ hợp)
(Combinational circuit)
1. ðịnh nghĩa
Mạch kết hợp là tổ hợp các cổng luận lý kết nối với
nhau tạo thành một bản mạch có chung một tập
các ngõ vào và ra.
n input
variables

Combinational
circuit

m output
variables

Lược ñồ khối mạch kết hợp
2


2. Các bước thiết kế mạch kết hợp
1. Lập bảng chân trị xác ñịnh mối quan hệ

giữa nhập và xuất
2. Dựa vào bảng chân trị, xác ñịnh hàm cho
từng ngõ ra
3. Dùng ñại số boolean hoặc bản ñồ
Karnaugh ñể ñơn giản các hàm ngõ ra
4. Vẽ sơ ñồ mạch theo các hàm ñã ñơn giản

3


3. Mạch cộng (adder)
a) bộ nửa cộng (half adder)

Bảng chân trị và mạch cho bộ nửa cộng
4


b) Mạch cộng ñầy ñủ (full adder)
A

B

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

Carry Sum Carry
in
out

0
1
0
1
0
1
0
1

0
1
1
0
1
0
0

1

0
0
0
1
0
1
1
1

5


c) Mạch trừ một bit
Lập bảng chân trị và vẽ sơ ñồ mạch ñể thiết kế mạch trừ
bit a – bit b cho kết quả bit hiệu h và bit nhớ n?

6


4. Bộ dồn
kênh
(Multiplexer)
8 ñầu vào

7


3.2.Mạch Giải Mã & Mã Hóa

1. Mạch giải mã 3-8
A

B

C

D0 D1 D2 D3 D4 D5 D6 D7

0

0

0

1

0

0

0

0

0

0

0

0
0

0
1

1
0

0
0

1
0

0
1

0
0

0
0

0
0

0
0

0
0

0
1

1
0

1
0

0
0

0
0

0
0

1
0

0
1

0
0

0
0

0
0

1

0

1

0

0

0

0

0

1

0

0

1

1

1
1

0
1

0
0

0
0

0
0

0
0

0
0

0
0

1
0

0

1
8


Sơ ñồ mạch giải mã 3-8

9


2. Mạch giải mã dùng cổng NAND
U4
U10

A0

D0

INV
U4

NAND3
U11

D1
INV

A1

E

A1 A0 D0 D1 D2 D3

0

0

0

0

1

1

1

0

0

1

1

0

1

1

0

1

0

1

1

0

1

0

1

1

1

1

1

0

1

x

x

1

1

1

1

NAND3
U12

D2
NAND3
U13

D3

U4

E

NAND3
INV

Mạch giải mã 2-4 với cổng NAND
10

3. Mở rộng mạch giải mã
Trong trường hợp cần mạch giải mã với kích cỡ lớn
ta có thể ghép 2 hay nhiều mạch nhỏ hơn lại ñể ñược
mạch cần thiết
A0
A1
A2

20
21

2x4
decoder

E

20
21
E

2x4
decoder

D0
D1
D2
D3

D4
D5
D6
D7

E A1 A0 D0 D1 D2 D3
1

0

0

1

0

0

0

1

0

1

0

1

0

0

1

1

0

0

0

1

0

1

1

1

0

0

0

1

0

x

x

0

0

0

0

11


4. Mạch mã hóa
Thự hiện tác vụ ngược lại với mạch giải mã. Mạch mã hóa có
2n (hoặc ít hơn) ngõ nhập và n ngõ xuất.
Ví dụ mạch mã hóa bát phân sang nhị phân
(8->2)
D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0
0
0
0
0
0

0
0
0
0
0
1
0
0

0
0

0
0

0
0

0
0

0
1

1
0

0
0

0
0

0
1

1
0

0

0

0

0

1

0

0

0

0

1

1

0
0

0
0

0
1

1
0

0
0

0
0

0
0

0
0

1
1

0
0

0
1

0
1

1
0

0
0

0
0

0
0

0
0

0
0

0
0

1
1

1
1

0
1
12


3.3. Mạch tuần tự
1. Xung ñồng hồ
h.a) ðồng hồ (clock) –
bộ phát tần (impulse
generator)
- thời gian chu kỳ ñồng
hồ (clock cycle time)
h.b – giản ñồ thời gian
của tín hiệu ñồng hồ
(4 tín hiệu thời gian
cho các sự kiện khác
nhau)
h.c – Sự sinh tín hiệu
ñồng hồ không cân
xứng.

Delay

13

2. Chốt (Mạch lật)
a) Sơ ñồ và ký hiệu chốt SR(mạch lật)

a) Chốt SR không dùng tín hiệu ñồng hồ

S

R

Q(t+1)

0

0

Q(t)

No change

0

1

0

Clear to 0

1

0

1

Set to 1

1

1

X

Indeterminate

S

Q

C

Q

R

b) Chốt SR dùng tín hiệu ñồng hồ

14


b) Chốt D ñiều khiển bằng xung ñồng hồ
D

Q

D

Q(t+1)

C

Q

0

0

Clear to 0

1

1

Set to 1

c) Chốt JK ñiều khiển bằng xung ñồng hồ
J

K

Q(t+1)

J

Q

0

0

Q(t)

No change

C

Q

0

1

0

Clear to 0

1

0

Set to 1

1

1

1
Q (t )

K

Complement
15


b) Chốt T ñiều khiển bằng xung ñồng hồ
T

Q

T

Q(t+1)

C

Q

0

Q(t)

1

Q (t ) Complement

No change

16


3. Mạch lật lề D(Flip-flop)
D
C

D

Q

Q

0

0

Clear to 0

1

1

Set to 1

Time

Clock

Chuyển tiếp lề dương

Q(t+1)

Output
cannot
change
17


3. Mạch lật lề D(Flip-flop)

Biểu ñồ trạng thái
Time

ðồ thị dạng tín hiệu
18


4. Bảng kích thích
Mạch lật SR
Q(t) Q(t+1)

Mạch lật D
S

R

Q(t) Q(t+1) D

0

0

0

X

0

0

0

0

1

1

0

0

1

1

1

0

0

1

1

0

0

1

1

X

0

1

1

1

Mạch lật JK
Q(t) Q(t+1)

J

K

Mạch lật T
Q(t) Q(t+1)

T

0

0

0

X

0

0

0

0

1

1

x

0

1

1

1

0

x

1

1

0

1

1

1

X

0

1

1

0
19


Mạch Flip flop

Làm sao xác ñịnh tín hiệu ñầu ra của các mạch
FlipFlop trên?
Cho tín hiệu D : 10101010
Cho tín hiệu CK: 01010101 với Q(0)=0
Xác ñịnh tín hiệu Q khi dùng mạch FlipFlop (a)


5. Mạch tuần tự
Input

Combinational
circuit

Output

Flip-flops

Clock

Qui trình thiết kế mạch tuần tự
Bước 1: Chuyển ñặc tả mạch sang lược ñồ trạng thái
Bước 2: lược ñồ trạng thái => bảng trạng thái
Bước 3: Từ bảng trạng thái viết hàm cho các ngõ nhập của
Flip-flops
Bước 4: vẽ sơ ñồ mạch
21


Câu hỏi ôn tập
Vẽ sơ ñồ mạch cộng 2 bit với 2 bit có nhớ: a2a1
+ b2b1
s2s1 và một bit nhớ carry.
Trình bày về mạch 3-8 và 8-3? Ba bit 101 và
tám bit 1000 0000 sẽ ñược giải mã và mã hóa
thành 8 bit và 3 bit gì qua các mạch 3-8 và 8-3
này?
Lập bảng chân trị và vẽ sơ ñồ mạch ñể thiết kế
mạch trừ bit a – bit b – bit MTr (mượn trước)
cho kết quả bit hiệu h và bit MTh(mượn thêm)