Thực hiện bộ lọc FIR thích nghi dùng thuật toán LMS

ĐH Công Nghệ- ĐHQG Hà Nội Khoá luận tốt nghiệp
MỤC LỤC
BẢNG KÝ HIỆU VIẾT TẮT
Ký Hiệu Diễn Giải
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1.1.1. Lịch sử ra đời của FPGA
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1.1.2. Khái niệm cơ bản và cấu trúc của FPGA
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• Các khối logic cơ bản lập trình được (logic block)
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• Các phần tử tích hợp sẵn
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1.1.3. Các ứng dụng của FPGA
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1.2.1. Giới thiệu về ngôn ngữ mô tả phần cứng VHDL

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1.2.2. Cấu trúc một mô hình hệ thống mô tả bằng ngôn ngữ VHDL
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[tên nhãn]: process
[(danh sách các yếu tố kích thích hoạt động)]
[khai báo các biến]
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[các câu lệnh]
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BỘ LỌC FIR
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2.2.1. Tổng quan về systolic array
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2.2.2. Bộ lọc FIR thực hiện theo kiến trúc systolic array một chiều
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3.4.1. Phương pháp giảm bước nhanh nhất
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3.4.2. Thuật toán toàn phương trung bình tối thiểu (LMS)
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