Thiết kế và tổng hợp hệ thống số

TRƯỜNG ĐH BÁCH KHOA HÀ NỘI
VIỆN ĐIỆN TỬ - VIỄN THÔNG
Đề số : 1
Số trang : 6

MÔN THI : THIẾT KẾ VÀ TỔNG HỢP
HỆ THỐNG SỐ
Ngày thi : 14/05/2013
Thời gian làm bài : 60 phút
Được sử dụng tài liệu.

Trưởng nhóm môn học : . . . . . . . . . . . . . . . . . . . . . . . . . . Trưởng bộ môn : . . . . . . . . . . . . . . . . . . . . . . . . . .
Họ tên sinh viên : . . . . . . . . . . . . . . . . . . . . Mã số sinh viên : . . . . . . . . . . . . . . . . . . . . Lớp : . . . . . . . . . .
Số phách :

Điểm :

Số phách :

BẢNG TRẢ LỜI CÂU HỎI
1 A B C D E

11 A B C D E

21 A B C D E

2 A B C D E

12 A B C D E

22 A B C D E

3 A B C D E

13 A B C D E

23 A B C D E

4 A B C D E

14 A B C D E

24 A B C D E

5 A B C D E

15 A B C D E

25 A B C D E

6 A B C D E

16 A B C D E

26 A B C D E

7 A B C D E

17 A B C D E

27 A B C D E

8 A B C D E

18 A B C D E

28 A B C D E

9 A B C D E

19 A B C D E

29 A B C D E

10 A B C D E

20 A B C D E

30 A B C D E

Đề số: 1

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 1


ĐỀ BÀI
Câu hỏi 1 : Phương pháp mô phỏng chính được sử dụng trong các phần mềm mô phỏng Verilog
bao gồm :
A : Phương pháp mô phỏng dựa trên sự kiện (Event Driven).

B : Không phương pháp nào.
C : Phương pháp mô phỏng dựa trên chu kỳ (Cycle Based).
D : Cả hai phương pháp.
Câu hỏi 2 : Lệnh nào của Verilog hoạt động tương tự lệnh “printf” trong ngôn ngữ C :
A : $display
B : $monitor
C : $display và $monitor
D : $strobe
E :Tất cả các lệnh
Câu hỏi 3 : Vai trò của các tín hiêu x, y và w là gì ? :

1
2
3
4
5
6
7
8
9

module kiemtra(v,w,x,y,z);
input
v,w,x,y;
output reg z;
always @(posedge v)
begin
if (w == 1’b1) z <= 1’b0;
else if (x == 1’b1) z <= y;
end

end module

(a)

Figure 1 – Xác định vai trò của input câu hỏi 3
A : x : Enable ; y : Data input ; w : synchronous reset.
B : x : Enable ; y : Data input ; w : asynchronous reset.
C : x : Clock ; y : Data input ; w : asynchronous reset.
D : x : Data input ; y : enable ;w : synchronous reset.
Câu hỏi 4 : Phần mềm tổng hợp chắc chắn không tổng hợp được vòng lặp “for” trong điều kiện :
A : “For” là vòng lặp tĩnh và có điều khiển thời gian bên trong vòng lặp.
B : “For” là vòng lặp động và có điều khiển thời gian bên trong vòng lặp.
C : “For” là vòng lặp tĩnh và không có điều khiển thời gian bên trong vòng lặp.
D : “For” là vòng lặp động và không có điều khiển thời gian bên trong vòng lặp.
Câu hỏi 5 : Trễ truyền dẫn (propagation delay) cổng Not có một “đầu vào” và một “đầu ra” phụ
thuộc vào các tham số sau :
A : Trễ tín hiệu đầu vào và trễ tín hiệu đầu ra.
B : Trễ tín hiệu đầu vào, trễ bên trong của cổng và trễ tín hiệu đầu ra.
C : Trễ tín hiệu đầu ra.
D : Trễ tín hiệu đầu vào.
Câu hỏi 6 : Định dạng mặc định của một con số trong Verilog
A : Hệ 8 B : Thập phân C : Hệ 16 D : Nhị phân
Câu hỏi 7 : Khi so sánh khối lệnh “begin. . . end” và “fork. . . join”, phương án nào đúng :
A : Khối “begin. . . end” thực hiện song song, “fork. . . join” thực hiện nối tiếp.
Đề số: 1

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 2

B : Khối “begin. . . end” thực hiện nối tiếp, “fork. . . join” thực hiện song song.
C : Cả hai cùng thực hiện song song các lệnh.
D : Cả hai đều cùng thực hiện nối tiếp các lệnh.
Câu hỏi 8 : Biểu diễn số 16’hABCD tương đương với :
A : 16’d49381.
B : 16’d49831.
C : 16’d43981.
D : 16’d43891.
Câu hỏi 9 : Đoạn code sau thực hiện vòng lặp :
reg [3 :0] K ;
for (K = 0 ; K <=15 ; K= K + 1) begin
. . . . . . ..
end
A : 14 lần
B : 15 lần
C : Vô tận
D : 16 lần
Câu hỏi 10 : Các vòng lặp nào được hỗ trợ bởi Verilog ?
A : Repeat, while, for và forever.
B : While, if-else và for.
C : While, for, case, repeat và forever.
D : Không lựa chọn nào đúng.
Câu hỏi 11 : Trong các khai báo Verilog 2001 dưới đây, khai báo nào sai ?
A : always @ (a, b, c)
B : always @(∗)
C : always @ (a or b or c)
D : always @ (a and b and c)
Câu hỏi 12 : Điền vào khoảng trống của mô tả sau. “parameter” được dùng với cấu trúc case để
thiết kế mạch . . .của hệ thống số.

A : Mạch DUT
B : Mạch testbench.
C : Máy trạng thái.
D : Mạch tổ hợp
Câu hỏi 13 : Khi định nghĩa trễ trong Verilog, số tham số tối đa có thể khai báo được là :
A : 6 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max).
B : 6 tham số, bao gồm : trễ sườn lên (min, max), trễ sườn xuống (min, max), trễ “turn-off” (min,
max).
C : 9 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max), trễ
“turn-off” (min, typical, max).
D : Không trường hợp nào đúng.
Câu hỏi 14 : Cho 2 biểu thức được mô tả bằng Verilog, lựa chọn câu trả lời đúng : #5 a = b ; a =
#5 b ;
A : Biểu thức thứ nhất : b được tính và lưu trữ tạm thời tại một thanh ghi, sau đó 5 đơn vị thời
gian thì b được gán cho a. Biểu thức thứ hai : đợi 5 đơn vị thời gian trước khi tính “b” và thực hiện
Đề số: 1

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 3


“a=b”.
B : Kết quả hai biểu thức luôn luôn giống nhau.
C : Biểu thức thứ nhất : đợi 5 đơn vị thời gian trước khi tính “b” và thực hiện “a=b”. Biểu thức thứ
hai : b được tính và lưu trữ tạm thời tại một thanh ghi, sau đó 5 đơn vị thời gian thì b được gán
cho a.
D : Kết quả hai biểu thức luôn luôn khác nhau.
Câu hỏi 15 : Khi tổng hợp 3 thiết kế sau sử dụng phần mềm phần mềm tổng hợp với cùng một
công nghệ, chọn phương án đúng :

1
2
3
4
5
6
7
8
9
10
11

module z1(a, b, c, d, f);
input a, b, c, d;
output reg f;
always@(*) begin
if(a)
f = c&d;
else
if(b)
f = c|d;
end
endmodule

1
2
3
4
5

6
7
8
9
10
11
12
13

module z2(a, b, c, d, f);
input a, b, c, d;
output reg f;
always@(*) begin
if(a)
f = c&d;
else
if(b)
f = c|d;
else
f = 1’b0;
end
endmodule

(a) Module 1
(b) Module 2
1
2
3
4
5

6
7
8
9
10
11
12
13

module z3(a, b, c, d, f);
input a, b, c, d;
output reg f;
always@(*) begin
if(a)
f = c&d;
else
if(b)
f = c|d;
else
f = 1’bx;
end
endmodule

(c) Module 3

Figure 2 – 3 module của câu hỏi 15
A : Thiết kế thứ hai và ba có diện tích bằng nhau.
B : Thiết kế thứ nhất có diện tích nhỏ nhất .
C : Thiết kế thứ hai có diện tích nhỏ nhất .
D : Thiết kế thứ ba có diện tích nhỏ nhất.

Câu hỏi 16 : Điền vào khoảng trống trong mô tả sau. “Instance” . . . được sử dụng trong chương
trình Verilog dưới đây : module s(a,b,c) ; input a,b ; output c ; and(c,a,b) ; endmodule
A : And
B : Output
C : Input
D : Module
Câu hỏi 17 : Cho hai biểu thức điều kiện, lựa chọn câu trả lời đúng : if (2’b01 & 2’b10) if (2’b01
&& 2’b10)
A : Biểu thức thứ luôn đúng, thứ hai sai.
B : Biểu thức thứ nhất sai, thứ hai đúng.
Đề số: 1

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 4


C : Cả hai điều kiện đúng.
D : Cả hai điều kiện sai.
Câu hỏi 18 : Thứ tự cổng vào, cổng ra trong khai báo “module” có quan trọng không ?
A : Có.
B : Không quan trọng trong các điều kiện xác định.
C : Không.
D : Quan trọng trong một vài hoàn cảnh.
Câu hỏi 19 : Khoảng trắng không được tính đến trong dữ liệu kiểu chuỗi (Strings)
A : Đúng B : Sai
Câu hỏi 20 : Mô hình Verilog nào mô tả hệ thống số sử dụng công thức Boolean :
A : Mô hình RTL
B : Mô hình cấu trúc
C : Mô hình hành vi

D : Không mô hình nào trong 3 mô hình trên
Câu hỏi 21 : Phép gán “blocking” và “non-blocking” phù hợp cho thiết kế loại mạch :
A : Mạch tổ hợp.
B : Mạch dãy.
C : “blocking” cho mạch dãy và “non-blocking” cho mạch tổ hợp.
D : “blocking” cho mạch tổ hợp, “non-blocking” cho mạch dãy.
E : Không phương án nào đúng.
Câu hỏi 22 : Xác định phép “logic” trong các biểu thức dưới đây :
A : c = a&b ;
B : c =∼ d ;
C : b =!a ;
D : d = a|d ;
Câu hỏi 23 : Có thể chèn 1 file Verilog vào sử dụng bên trong một file Verilog khác không ?
A : Có, bằng cách nêu tên của file cần chèn trong file Verilog chính.
B : Có, dùng lệnh ‘define.
C : Không.
D : Có, dùng lệnh ‘include.
Câu hỏi 24 : Trong mô phỏng testbench, phát biểu nào dưới đây là sai :
A : Các đầu vào của DUT là kiểu reg .
B : Các đầu ra của DUT là kiểu wire.
C : Kiểu reg được gán giá trị trong khối initial hoặc always.
D : Kiểu wire được gán giá trị trong khối initial hoặc always.
Câu hỏi 25 : Phương pháp mô phỏng chính được sử dụng trong các phần mềm mô phỏng Verilog
bao gồm :
A : Phương pháp mô phỏng dựa trên sự kiện (Event Driven).
B : Phương pháp mô phỏng dựa trên chu kỳ (Cycle Based).
C : Không phương pháp nào.
D : Cả hai phương pháp.
Câu hỏi 26 : Module Verilog phía dưới đúng hay sai :
module z(a,b,c) ;

Đề số: 1

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 5


assign a=b&c ;
endmodule
A : Sai vì thiếu định nghĩa “input”.
B : Không sai.
C : Sai vì thiếu định nghĩa “input” và “output”.
D : Sai vì thiếu định nghĩa “output”.
Câu hỏi 27 : Trong các tham số thời gian sau tham số nào quan trọng trong thiết kế mạch số :
A : Thời gian trễ nhỏ nhất và thời gian trễ trung bình.
B : Thời gian trễ lớn nhất và nhỏ nhất.
C : Thời gian trễ lớn nhất và thời gian trễ trung bình.
D : Không phương án nào đúng.
Câu hỏi 28 : Thứ tự mức ưu tiên khi tổng hợp mạch số :
A : Luật thiết kế -> Chức năng -> Tối ưu.
B : Chức năng -> Luật thiết kế -> Tối ưu.
C : Chức năng -> Tối ưu -> Luật thiết kế.
D : Không phương án nào đúng.
Câu hỏi 29 : Module test được tổng hợp ra mạch sử dụng phần mềm tổng hợp như mô tả ở hình 3a :
Tìm sự tương ứng giữa 4 đầu vào 1, 2, 3, 4 trong mạch trên và 4 đầu vào a, b, c, d trong module
1 module test(a,b,c,d,f);
2
input a,b,c,d;
3
output reg f;

4
always@(*) begin
5
if(a)
6
f = ~(c&d);
7
else
8
if(b)
9
f = ~(c|d);
10
else
11
f = 1’b0;
12
end
13
endmodule
(b)
(a)

Figure 3 – Code và mạch tổng hợp câu hỏi 29
test ?
A:1–b,2–a,3–c,4–d
B:1–d,2–a,3–b,4–c
C : 1 – d , 2 – b , 3 – a , 4 –c
D:1–b,2–c,3–a,4–d
Câu hỏi 30 : Khi so sánh “define” và “parameter”, mô tả nào dưới đây đúng :

A : Không có sự khác biệt giữa hai khai báo này.
B : Dùng để khai báo hằng số và “parameter” dùng cục bộ trong module, “define” dùng toàn cục bên
ngoài module.
C : Dùng để khai báo hằng số và có thể sử dụng cục bộ trong module.
D : Dùng để khai báo hằng số và có thể sử dụng tại vị trí bất kỳ trong chương trình Verilog.

Đề số: 1

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 6


TRƯỜNG ĐH BÁCH KHOA HÀ NỘI
VIỆN ĐIỆN TỬ - VIỄN THÔNG
Đề số : 2
Số trang : 6

MÔN THI : THIẾT KẾ VÀ TỔNG HỢP
HỆ THỐNG SỐ
Ngày thi : 14/05/2013
Thời gian làm bài : 60 phút
Được sử dụng tài liệu.

Trưởng nhóm môn học : . . . . . . . . . . . . . . . . . . . . . . . . . . Trưởng bộ môn : . . . . . . . . . . . . . . . . . . . . . . . . . .
Họ tên sinh viên : . . . . . . . . . . . . . . . . . . . . Mã số sinh viên : . . . . . . . . . . . . . . . . . . . . Lớp : . . . . . . . . . .
Số phách :

Điểm :

Số phách :

BẢNG TRẢ LỜI CÂU HỎI
1 A B C D E

11 A B C D E

21 A B C D E

2 A B C D E

12 A B C D E

22 A B C D E

3 A B C D E

13 A B C D E

23 A B C D E

4 A B C D E

14 A B C D E

24 A B C D E

5 A B C D E

15 A B C D E

25 A B C D E

6 A B C D E

16 A B C D E

26 A B C D E

7 A B C D E

17 A B C D E

27 A B C D E

8 A B C D E

18 A B C D E

28 A B C D E

9 A B C D E

19 A B C D E

29 A B C D E

10 A B C D E

20 A B C D E

30 A B C D E

Đề số: 2

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 1


ĐỀ BÀI
Câu hỏi 1 : Biểu diễn số 16’hABCD tương đương với :
A : 16’d49381.
B : 16’d43981.
C : 16’d43891.
D : 16’d49831.
Câu hỏi 2 : Trong các mô tả sau về “begin. . . end” và “fork. . . join”, mô tả nào nào đúng :
A : Cả hai tổng hợp được.
B : “begin. . . end” tổng hợp được và “fork. . . join” không tổng hợp được.
C : Cả hai không tổng hợp được.
D : “begin. . . end” không tổng hợp được và “fork. . . join” tổng hợp được.
Câu hỏi 3 : Điền vào khoảng trống của mô tả sau. “parameter” được dùng với cấu trúc case để thiết
kế mạch . . .của hệ thống số.
A : Máy trạng thái.
B : Mạch testbench.
C : Mạch DUT
D : Mạch tổ hợp
Câu hỏi 4 : Khi so sánh “define” và “parameter”, mô tả nào dưới đây đúng :
A : Dùng để khai báo hằng số và có thể sử dụng cục bộ trong module.
B : Không có sự khác biệt giữa hai khai báo này.

C : Dùng để khai báo hằng số và có thể sử dụng tại vị trí bất kỳ trong chương trình Verilog.
D : Dùng để khai báo hằng số và “parameter” dùng cục bộ trong module, “define” dùng toàn cục
bên ngoài module.
Câu hỏi 5 : Phương pháp mô phỏng chính được sử dụng trong các phần mềm mô phỏng Verilog
bao gồm :
A : Phương pháp mô phỏng dựa trên sự kiện (Event Driven).
B : Phương pháp mô phỏng dựa trên chu kỳ (Cycle Based).
C : Không phương pháp nào.
D : Cả hai phương pháp.
Câu hỏi 6 : Điểm bắt đầu và kết thúc của vòng lặp được định nghĩa bởi :
A : Dấu ngoặc đơn ().
B : begin . . . end.
C : Không câu nào đúng.
D : Cả hai.
Câu hỏi 7 : Sự khác nhau giữa $stop và $finish trong mô phỏng :
A : $stop tạm dừng chương trình,$finish dừng hoàn toàn chương trình
B : $stop dừng hoàn toàn chương trình, $finish tạm dừng chương trình
C : $stop dừng hoàn toàn chương trình, $finish dừng hoàn toàn chương trình
D : Không khác nhau
Câu hỏi 8 : Ngôn ngữ HDL nói chung và Verilog nói riêng hoạt động
A : Song song.
B : Tuần tự.
C : Cả 2 phương án.
Đề số: 2

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 2

D : Không phương án nào.
Câu hỏi 9 : Phần mềm tổng hợp chắc chắn không tổng hợp được vòng lặp “for” trong điều kiện :
A : “For” là vòng lặp động và có điều khiển thời gian bên trong vòng lặp.
B : “For” là vòng lặp tĩnh và có điều khiển thời gian bên trong vòng lặp.
C : “For” là vòng lặp tĩnh và không có điều khiển thời gian bên trong vòng lặp.
D : “For” là vòng lặp động và không có điều khiển thời gian bên trong vòng lặp.
Câu hỏi 10 : Định dạng mặc định của một con số trong Verilog
A : Nhị phân B : Hệ 8 C : Thập phân D : Hệ 16
Câu hỏi 11 : Có thể chèn 1 file Verilog vào sử dụng bên trong một file Verilog khác không ?
A : Có, dùng lệnh ‘include.
B : Có, bằng cách nêu tên của file cần chèn trong file Verilog chính.
C : Có, dùng lệnh ‘define.
D : Không.
Câu hỏi 12 : Đoạn code sau mô tả mô hình nào của mạch :

1
2
3
4
5
6
7
8
9

module majority (Y, X1, X2, X3) ;
output major ;
input X1, X2, X3 ;
wire N1, N2, N3;
and

A0 (N1, X1, X2),
A1 (N2, X2, X3),
A2 (N3, X3, X1);
or
Or0(Y, N1, N2, N3);
endmodule

(a)

Figure 4 – Mô hình câu hỏi 12
A : Mô hình cấu trúc.
B : Mô hình dòng dữ liệu.
C : Mô hình hành vi.
D : Không mô hình nào cả.
Câu hỏi 13 : Trễ truyền dẫn (propagation delay) cổng Not có một “đầu vào” và một “đầu ra” phụ
thuộc vào các tham số sau :
A : Trễ tín hiệu đầu vào, trễ bên trong của cổng và trễ tín hiệu đầu ra.
B : Trễ tín hiệu đầu vào và trễ tín hiệu đầu ra.
C : Trễ tín hiệu đầu vào.
D : Trễ tín hiệu đầu ra.
Câu hỏi 14 : Giả sử “initial” và “always” cùng nằm trong một module Verilog. Giống nhau cơ bản
giữa hoạt động của “initial” và “always” là :
A : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và các lệnh được thực hiện
đồng thời.
B : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và các lệnh được thực hiện
tuần tự.
C : Không phương án nào đúng.
D : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và sẽ được thực hiện một
lần đối với “initial” và có thể được lặp lại với “always”.

Đề số: 2

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 3


Câu hỏi 15 : Trong các tham số thời gian sau tham số nào quan trọng trong thiết kế mạch số :
A : Thời gian trễ lớn nhất và nhỏ nhất.
B : Không phương án nào đúng.
C : Thời gian trễ lớn nhất và thời gian trễ trung bình.
D : Thời gian trễ nhỏ nhất và thời gian trễ trung bình.
Câu hỏi 16 : Xác định loại toán tử (operator) được sử dụng trong chương trình Verilog dưới đây :
module r(a,b) ; a = 4 b1110 ; b = &a ; endmodule
A : Toán tử logic.
B : Toán tử tương tác từng bit (bitwise).
C : Toán tử quan hệ (Relational).
D : Không loại nào trong 3 loại trên.
Câu hỏi 17 : Thứ tự ưu tiên thực hiện các phép toán như sau :
A : Dấu âm/ dương -> phép tính số học -> phép điều kiện -> phép dịch -> phép logic.
B : Dấu âm/ dương -> phép tính số học -> phép dịch -> phép logic -> phép điều kiện.
C : Dấu âm/ dương -> phép dịch -> phép logic -> phép tính số học -> phép điều kiện.
D : Dấu âm/ dương -> phép tính số học -> phép logic -> phép dịch -> phép điều kiện.
Câu hỏi 18 : Xác định phép “logic” trong các biểu thức dưới đây :
A : b =!a ;
B : d = a|d ;
C : c =∼ d ;
D : c = a&b ;
Câu hỏi 19 : Trong lệnh $display : %d in kết quả thập phân, %b in kết quả nhị phân, %h in kết
quả hecxa. Muốn hiển thị thời gian mô phỏng tại thời điểm tương ứng thì sử dụng :

A : %time
B : Cả 3 cách đều đúng
C : $time
D : %t
Câu hỏi 20 : Lệnh nào của Verilog hoạt động tương tự lệnh “printf” trong ngôn ngữ C :
A : $display
B : $monitor
C : $strobe
D : $display và $monitor E : Tất cả các lệnh
Câu hỏi 21 : Phương pháp mô phỏng chính được sử dụng trong các phần mềm mô phỏng Verilog
bao gồm :
A : Phương pháp mô phỏng dựa trên chu kỳ (Cycle Based).
B : Phương pháp mô phỏng dựa trên sự kiện (Event Driven).
C : Cả hai phương pháp.
D : Không phương pháp nào.
Câu hỏi 22 : Lựa chọn các bước theo thứ tự của quy trình thiết kế máy trạng thái (FSM) :
A : Thiết kế phần mạch dãy trong một khối always sử dụng “<=”.
B : Thiết kế mạch chuyển trạng thái và mạch logic đầu ra sử dụng “=” trong một khối always.
C : Bổ sung lệnh “default” cho case.
D : Gán giá trị đầu ra và trạng thái tiếp theo.

Đề số: 2

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 4


Câu hỏi 23 : Các vòng lặp nào được hỗ trợ bởi Verilog ?
A : Không lựa chọn nào đúng.

B : While, for, case, repeat và forever.
C : Repeat, while, for và forever.
D : While, if-else và for.
Câu hỏi 24 : Module test được tổng hợp ra mạch sử dụng phần mềm tổng hợp như mô tả ở hình 10a :

1 module test(a,b,c,d,f);
2
input a,b,c,d;
3
output reg f;
4
always@(*) begin
5
if(a)
6
f = c&d;
7
else
8
if(b)
9
f = c|d;
10
else
11
f = 1’b0;
12
end
13
endmodule

(b)

(a)

Figure 5 – Code và mạch tổng hợp câu hỏi 24
A : U6 - if(b), U8 - f
B : U6 - if(a), U8 - f
C : U6 - if(b), U7 - f
D : U6 - if(a), U7 - f

= c&d, U7 - if(a) f = c|d ; else f = 1’b0 ;
= c&d, U7 - if(b) f = c|d ; else f = 1’b0 ;
= c&d, U8 - if(a) f = c|d ; else f = 1’b0 ;
= c&d, U8 - if(b) f = c|d ; else f = 1’b0 ;

Câu hỏi 25 : Các thành phần bắt buộc phải có khi khai báo module :
A : “module”, tên module, “endmodule”, danh sách các cổng và kiểu vào/ ra của cổng.
B : “module”, tên module và “endmodule”.
C : Không phương án nào đúng.
D : “module”, tên module, “endmodule” và danh sách các cổng.
Câu hỏi 26 : Trạng thái “Floating” còn được gọi là :
A : “1” B : “x” C : “z” D : “0”
Câu hỏi 27 : Mô hình Verilog nào mô tả hệ thống số sử dụng công thức Boolean :
A : Mô hình cấu trúc
B : Mô hình hành vi
C : Mô hình RTL
D : Không mô hình nào trong 3 mô hình trên
Câu hỏi 28 : Khi định nghĩa trễ trong Verilog, số tham số tối đa có thể khai báo được là :
A : Không trường hợp nào đúng.

B : 9 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max), trễ
“turn-off” (min, typical, max).
C : 6 tham số, bao gồm : trễ sườn lên (min, max), trễ sườn xuống (min, max), trễ “turn-off” (min,
max).
D : 6 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max).
Câu hỏi 29 : Mô tả nào đúng về cú pháp “initial” và “always” ?
A : Các khối initial/ always có thể lồng nhau.
Đề số: 2

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 5


B : Các khối always có thể lồng nhau nhưng không được phép với khối initial.
C : Các khối initial/ always không được phép lồng nhau.
D : Các khối initial có thể lồng nhau nhưng không được phép với khối always.
Câu hỏi 30 : Module test được tổng hợp ra mạch sử dụng phần mềm tổng hợp như mô tả ở hình 6a :
Tìm sự tương ứng giữa 4 đầu vào 1, 2, 3, 4 trong mạch trên và 4 đầu vào a, b, c, d trong module
1 module test(a,b,c,d,f);
2
input a,b,c,d;
3
output reg f;
4
always@(*) begin
5
if(a)
6
f = ~(c&d);

7
else
8
if(b)
9
f = ~(c|d);
10
else
11
f = 1’b1;
12
end
13
endmodule
(b)

(a)

Figure 6 – Code và mạch tổng hợp câu hỏi 30
test ?
A:1–d,2–b,3–c,4–a
B:1–a,2–b,3–c,4–d
C:1–d,2–c,3–b,4–a
D:1–b,2–c,3–a,4-d

Đề số: 2

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 6

TRƯỜNG ĐH BÁCH KHOA HÀ NỘI
VIỆN ĐIỆN TỬ - VIỄN THÔNG
Đề số : 3
Số trang : 6

MÔN THI : THIẾT KẾ VÀ TỔNG HỢP
HỆ THỐNG SỐ
Ngày thi : 14/05/2013
Thời gian làm bài : 60 phút
Được sử dụng tài liệu.

Trưởng nhóm môn học : . . . . . . . . . . . . . . . . . . . . . . . . . . Trưởng bộ môn : . . . . . . . . . . . . . . . . . . . . . . . . . .
Họ tên sinh viên : . . . . . . . . . . . . . . . . . . . . Mã số sinh viên : . . . . . . . . . . . . . . . . . . . . Lớp : . . . . . . . . . .
Số phách :

Điểm :

Số phách :

BẢNG TRẢ LỜI CÂU HỎI
1 A B C D E

11 A B C D E

21 A B C D E

2 A B C D E

12 A B C D E

22 A B C D E

3 A B C D E

13 A B C D E

23 A B C D E

4 A B C D E

14 A B C D E

24 A B C D E

5 A B C D E

15 A B C D E

25 A B C D E

6 A B C D E

16 A B C D E

26 A B C D E

7 A B C D E

17 A B C D E

27 A B C D E

8 A B C D E

18 A B C D E

28 A B C D E

9 A B C D E

19 A B C D E

29 A B C D E

10 A B C D E

20 A B C D E

30 A B C D E

Đề số: 3

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 1


ĐỀ BÀI

Câu hỏi 1 : Độ rộng mặc định của một số nguyên (integer) :
A : 32 bit B : 16 bit C : 8 bit D : 64 bit
Câu hỏi 2 : Khi định nghĩa trễ trong Verilog, số tham số tối đa có thể khai báo được là :
A : 6 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max).
B : 9 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max), trễ
“turn-off” (min, typical, max).
C : 6 tham số, bao gồm : trễ sườn lên (min, max), trễ sườn xuống (min, max), trễ “turn-off” (min,
max).
D : Không trường hợp nào đúng.
Câu hỏi 3 : Lệnh nào của Verilog hoạt động tương tự lệnh “printf” trong ngôn ngữ C :
A : $display và $monitor
B : $display
C : $strobe
D : $monitor
E : Tất cả các lệnh
Câu hỏi 4 : Xác định loại toán tử được sử dụng trong câu lệnh Verilog dưới đây : Y = a >> 1
A : Toán tử tương tác từng bit (bitwise).
B : Toán tử quan hệ (Relational).
C : Toán tử logic.
D : Toán tử dịch (shift).
Câu hỏi 5 : Các phát biểu sau đây, phát biểu nào là đúng :
A : $display dùng in kết quả liên tục của tín hiệu mỗi khi nó thay đổi
B : $display và $monitor đều sử dụng để in kết quả mô phỏng
C : $monitor dùng chủ yếu để in thông báo trên một dòng
D : Cả 3 cách đều đúng
Câu hỏi 6 : Các vòng lặp nào được hỗ trợ bởi Verilog ?
A : While, if-else và for.
B : Repeat, while, for và forever.
C : While, for, case, repeat và forever.
D : Không lựa chọn nào đúng.

Câu hỏi 7 : Phần mềm tổng hợp có khả năng tổng hợp được vòng lặp “for” trong điều kiện (lựa
chọn nhiều đáp án) :
A : “For” là vòng lặp tĩnh và có điều khiển thời gian bên trong vòng lặp.
B : “For” là vòng lặp động và không có điều khiển thời gian bên trong vòng lặp.
C : “For” là vòng lặp tĩnh và không có điều khiển thời gian bên trong vòng lặp.
D : “For” là vòng lặp động và có điều khiển thời gian bên trong vòng lặp.
Câu hỏi 8 : Mô hình Verilog nào mô tả hệ thống số sử dụng công thức Boolean :
A : Mô hình hành vi
B : Mô hình RTL
C : Mô hình cấu trúc
D : Không mô hình nào trong 3 mô hình trên
Câu hỏi 9 : Điền vào khoảng trống trong mô tả sau. “Instance” . . . được sử dụng trong chương trình
Verilog dưới đây : module s(a,b,c) ; input a,b ; output c ; and(c,a,b) ; endmodule
Đề số: 3

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 2


A : Output
B : Input
C : And
D : Module
Câu hỏi 10 : Module Verilog phía dưới đúng hay sai :
module z(a,b,c) ;
assign a=b&c ;
endmodule
A : Không sai.
B : Sai vì thiếu định nghĩa “input”.

C : Sai vì thiếu định nghĩa “output”.
D : Sai vì thiếu định nghĩa “input” và “output”.
Câu hỏi 11 : Trạng thái “Floating” còn được gọi là :
A : “z” B : “x” C : “1” D : “0”
Câu hỏi 12 : Hãy cho biết đoạn code sau thực hiện chức năng gì :

1
2
3
4
5
6
7
8
9
10
11
12

module chucnang(y, x1, x2, x3, x4, select, enable);
output [31:0] y;
input
[31:0] x1, x2, x3, x4;
input
[1:0]
select;
input
enable;
wire
[31:0] trunggian;

assign y
= enable ? trunggian :32’bz;
assigin trunggian = (select ==0) ? x1:
(select ==1) ? x2:
(select ==2) ? x3:
(select ==3) ? x4: 32’bx;
end module

(a)

Figure 7 – Mạch tổ hợp câu hỏi 12
A : Tách kênh 1 đầu vào 4 đầu ra 32 bit.
B : Ghép kênh 4 đầu vào 1 đầu ra 32 bit.
C : Tách kênh 1 đầu vào 8 đầu ra 32 bit.
D : Ghép kênh 8 đầu vào 1 đầu ra 32 bit.
Câu hỏi 13 : Có thể chèn 1 file Verilog vào sử dụng bên trong một file Verilog khác không ?
A : Có, dùng lệnh ‘define.
B : Không.
C : Có, dùng lệnh ‘include.
D : Có, bằng cách nêu tên của file cần chèn trong file Verilog chính.
Câu hỏi 14 : Mô tả nào đúng về cú pháp “initial” và “always” ?
A : Các khối always có thể lồng nhau nhưng không được phép với khối initial.
B : Các khối initial/ always có thể lồng nhau.
C : Các khối initial có thể lồng nhau nhưng không được phép với khối always.
D : Các khối initial/ always không được phép lồng nhau.
Câu hỏi 15 : Đoạn code sau đây cho biết tần số mô phỏng là :
‘timescale 500ps / 20ps
. . . . . . ..
Đề số: 3

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 3


always
#4 clk <=∼ clk ;
. . . . . . ..
A : 1000MHz.
B : 100MHz.
C : 250MHz.
D : 500MHz.
Câu hỏi 16 : Vai trò của các tín hiêu x, y và w là gì ? :

1
2
3
4
5
6
7
8
9

module kiemtra(v,w,x,y,z);
input
v,w,x,y;
output reg z;
always @(posedge v)
begin

if (w == 1’b1) z <= 1’b0;
else if (x == 1’b1) z <= y;
end
end module

(a)

Figure 8 – Xác định vai trò của input câu hỏi 16
A : x : Enable ; y : Data input ; w : asynchronous reset.
B : x : Clock ; y : Data input ; w : asynchronous reset.
C : x : Enable ; y : Data input ; w : synchronous reset.
D : x : Data input ; y : enable ;w : synchronous reset.
Câu hỏi 17 : Trong các tham số thời gian sau tham số nào quan trọng trong thiết kế mạch số :
A : Thời gian trễ nhỏ nhất và thời gian trễ trung bình.
B : Thời gian trễ lớn nhất và nhỏ nhất.
C : Không phương án nào đúng.
D : Thời gian trễ lớn nhất và thời gian trễ trung bình.
Câu hỏi 18 : Khi so sánh khối lệnh “begin. . . end” và “fork. . . join”, phương án nào đúng :
A : Khối “begin. . . end” thực hiện nối tiếp, “fork. . . join” thực hiện song song.
B : Khối “begin. . . end” thực hiện song song, “fork. . . join” thực hiện nối tiếp.
C : Cả hai đều cùng thực hiện nối tiếp các lệnh.
D : Cả hai cùng thực hiện song song các lệnh.
Câu hỏi 19 : Trong Verilog, giá trị mặc định của “net” là :
A : “0” B : “x” C : “z” D : “1”
Câu hỏi 20 : Ngôn ngữ HDL nói chung và Verilog nói riêng hoạt động
A : Song song.
B : Tuần tự.
C : Không phương án nào.
D : Cả 2 phương án.
Câu hỏi 21 : Sau khi tổng hợp bằng phần mềm tổng hợp với cùng một công nghệ, thiết kế nào sau

đây có độ trễ lớn nhất :
A : Module 3.
B : Module 1.
C : Module 2.
Đề số: 3

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 4


1
2
3
4
5

1
2
3
4
5

module z1(a,b,c,d,e,f);
input [31:0] a,b,c,d,e;
output [31:0] f;
assign f = (a + b) + (c + d) + e;
endmodule

(a) Module 1

1
2
3
4
5

(b) Module 2
1
2
3
4
5

module z3 (a,b,c,d,e,f);
input [31:0] a,b,c,d,e;
output [31:0] f;
assign f = (a + b + c) + d + e;
endmodule

(c) Module 3

module z2(a,b,c,d,e,f);
input [31:0] a,b,c,d,e;
output [31:0] f;
assign f = a + b + (c + d + e);
endmodule

module z4(a,b,c,d,e,f);
input [31:0] a,b,c,d,e;
output [31:0] f;

assign f = (a + b + c) + (d + e);
endmodule

(d) Module 4

Figure 9 – Code của 4 module câu hỏi 21
D : Module 4.
Câu hỏi 22 : Phương pháp mô phỏng chính được sử dụng trong các phần mềm mô phỏng Verilog
bao gồm :
A : Phương pháp mô phỏng dựa trên sự kiện (Event Driven).
B : Phương pháp mô phỏng dựa trên chu kỳ (Cycle Based).
C : Không phương pháp nào.
D : Cả hai phương pháp.
Câu hỏi 23 : Lựa chọn các bước theo thứ tự của quy trình thiết kế máy trạng thái (FSM) :
A : Thiết kế mạch chuyển trạng thái và mạch logic đầu ra sử dụng “=” trong một khối always.
B : Thiết kế phần mạch dãy trong một khối always sử dụng “<=”.
C : Gán giá trị đầu ra và trạng thái tiếp theo.
D : Bổ sung lệnh “default” cho case.
Câu hỏi 24 : Module test được tổng hợp ra mạch sử dụng phần mềm tổng hợp như mô tả ở hình 10a :
Tìm sự tương ứng giữa 4 đầu vào 1, 2, 3, 4 trong mạch trên và 4 đầu vào a, b, c, d trong module
1 module test(a,b,c,d,f);
2
input a,b,c,d;
3
output reg f;
4
always@(*) begin
5
if(a)
6

f = c&d;
7
else
8
if(b)
9
$f = ~(c|d);
10
else
11
f = 1’b1;
12
end
13
endmodule

(b)
(a)

Figure 10 – Code và mạch tổng hợp câu hỏi 24
test ?
A:1–d,2–a,3–c,4–b.
B:1–c,2–d,3–a,4-b.
C:1–b,2–c,3–d,4–a.
D:1–d,2–c,3–a,4–b.
Đề số: 3

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 5

Câu hỏi 25 : Trễ truyền dẫn (propagation delay) cổng Not có một “đầu vào” và một “đầu ra” phụ
thuộc vào các tham số sau :
A : Trễ tín hiệu đầu vào, trễ bên trong của cổng và trễ tín hiệu đầu ra.
B : Trễ tín hiệu đầu vào.
C : Trễ tín hiệu đầu vào và trễ tín hiệu đầu ra.
D : Trễ tín hiệu đầu ra.
Câu hỏi 26 : Giả sử “initial” và “always” cùng nằm trong một module Verilog. Giống nhau cơ bản
giữa hoạt động của “initial” và “always” là :
A : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và sẽ được thực hiện một
lần đối với “initial” và có thể được lặp lại với “always”.
B : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và các lệnh được thực hiện
tuần tự.
C : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và các lệnh được thực hiện
đồng thời.
D : Không phương án nào đúng.
Câu hỏi 27 : Điền vào khoảng trống của mô tả sau. “parameter” được dùng với cấu trúc case để
thiết kế mạch . . .của hệ thống số.
A : Mạch DUT
B : Mạch testbench.
C : Mạch tổ hợp
D : Máy trạng thái.
Câu hỏi 28 : Các thành phần bắt buộc phải có khi khai báo module :
A : “module”, tên module, “endmodule”, danh sách các cổng và kiểu vào/ ra của cổng.
B : “module”, tên module, “endmodule” và danh sách các cổng.
C : “module”, tên module và “endmodule”.
D : Không phương án nào đúng.
Câu hỏi 29 : Xác định phép “logic” trong các biểu thức dưới đây :
A : c =∼ d ;

B : c = a&b ;
C : b =!a ;
D : d = a|d ;
Câu hỏi 30 : Trong các mô tả sau về “begin. . . end” và “fork. . . join”, mô tả nào nào đúng :
A : “begin. . . end” không tổng hợp được và “fork. . . join” tổng hợp được.
B : Cả hai tổng hợp được.
C : Cả hai không tổng hợp được.
D : “begin. . . end” tổng hợp được và “fork. . . join” không tổng hợp được.

Đề số: 3

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 6


TRƯỜNG ĐH BÁCH KHOA HÀ NỘI
VIỆN ĐIỆN TỬ - VIỄN THÔNG
Đề số : 4
Số trang : 6

MÔN THI : THIẾT KẾ VÀ TỔNG HỢP
HỆ THỐNG SỐ
Ngày thi : 14/05/2013
Thời gian làm bài : 60 phút
Được sử dụng tài liệu.

Trưởng nhóm môn học : . . . . . . . . . . . . . . . . . . . . . . . . . . Trưởng bộ môn : . . . . . . . . . . . . . . . . . . . . . . . . . .
Họ tên sinh viên : . . . . . . . . . . . . . . . . . . . . Mã số sinh viên : . . . . . . . . . . . . . . . . . . . . Lớp : . . . . . . . . . .
Số phách :

Điểm :

Số phách :

BẢNG TRẢ LỜI CÂU HỎI
1 A B C D E

11 A B C D E

21 A B C D E

2 A B C D E

12 A B C D E

22 A B C D E

3 A B C D E

13 A B C D E

23 A B C D E

4 A B C D E

14 A B C D E

24 A B C D E

5 A B C D E

15 A B C D E

25 A B C D E

6 A B C D E

16 A B C D E

26 A B C D E

7 A B C D E

17 A B C D E

27 A B C D E

8 A B C D E

18 A B C D E

28 A B C D E

9 A B C D E

19 A B C D E

29 A B C D E

10 A B C D E

20 A B C D E

30 A B C D E

Đề số: 4

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 1


ĐỀ BÀI
Câu hỏi 1 : Phần mềm tổng hợp chắc chắn không tổng hợp được vòng lặp “for” trong điều kiện :
A : “For” là vòng lặp động và không có điều khiển thời gian bên trong vòng lặp.
B : “For” là vòng lặp động và có điều khiển thời gian bên trong vòng lặp.
C : “For” là vòng lặp tĩnh và có điều khiển thời gian bên trong vòng lặp.
D : “For” là vòng lặp tĩnh và không có điều khiển thời gian bên trong vòng lặp.
Câu hỏi 2 : Trễ truyền dẫn (propagation delay) cổng Not có một “đầu vào” và một “đầu ra” phụ
thuộc vào các tham số sau :
A : Trễ tín hiệu đầu vào và trễ tín hiệu đầu ra.
B : Trễ tín hiệu đầu vào.
C : Trễ tín hiệu đầu ra.
D : Trễ tín hiệu đầu vào, trễ bên trong của cổng và trễ tín hiệu đầu ra.
Câu hỏi 3 : Phương pháp mô phỏng chính được sử dụng trong các phần mềm mô phỏng Verilog
bao gồm :
A : Phương pháp mô phỏng dựa trên sự kiện (Event Driven).
B : Phương pháp mô phỏng dựa trên chu kỳ (Cycle Based).
C : Không phương pháp nào.

D : Cả hai phương pháp.
Câu hỏi 4 : Cho hai biểu thức điều kiện, lựa chọn câu trả lời đúng : if (2’b01 & 2’b10) if (2’b01 &&
2’b10)
A : Biểu thức thứ luôn đúng, thứ hai sai.
B : Cả hai điều kiện sai.
C : Biểu thức thứ nhất sai, thứ hai đúng.
D : Cả hai điều kiện đúng.
Câu hỏi 5 : Module test được tổng hợp ra mạch sử dụng phần mềm tổng hợp như mô tả ở hình 11a :
Tìm sự tương ứng giữa đầu vào 1, 2, 3, 4 trong mạch trên và 4 đầu vào a, b, c, d trong module test ?
1 module test(a,b,c,d,f);
2
input a,b,c,d;
3
output reg f;
4
always@(*) begin
5
if(a)
6
f = c&d;
7
else
8
if(b)
9
f = c|d;
10
else
11
f = 1’b0;

12
end
13
endmodule
(b)
(a)

Figure 11 – Code và mạch tổng hợp câu hỏi 5
A : 1-c, 2-b, 3-a, 4-d
B : 1-d, 2-c, 3-a, 4-b
C : 1-b, 2-d, 3-c, 4-a
D : 1-b, 2-a, 3-d, 4-c
Câu hỏi 6 : Điền vào khoảng trống trong mô tả sau. “Instance” . . . được sử dụng trong chương trình
Verilog dưới đây : module s(a,b,c) ; input a,b ; output c ; and(c,a,b) ; endmodule
Đề số: 4

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 2


A : Module
B : Input
C : Output
D : And
Câu hỏi 7 : Các con số nào sau đây là hợp lệ trong Verilog
A : 6’d7F B : 9’h2C C : 8’bCF D : 4’d-30
Câu hỏi 8 : Mô hình Verilog nào mô tả hệ thống số sử dụng công thức Boolean :
A : Mô hình RTL
B : Mô hình cấu trúc

C : Mô hình hành vi
D : Không mô hình nào trong 3 mô hình trên
Câu hỏi 9 : Thứ tự cổng vào, cổng ra trong khai báo “module” có quan trọng không ?
A : Không.
B : Quan trọng trong một vài hoàn cảnh.
C : Có.
D : Không quan trọng trong các điều kiện xác định.
Câu hỏi 10 : Lệnh nào của Verilog hoạt động tương tự lệnh “printf” trong ngôn ngữ C :
A : $display và $monitor
B : $display
C : $strobe
D : $monitor
E : Tất cả các lệnh
Câu hỏi 11 : Phép gán “blocking” và “non-blocking” phù hợp cho thiết kế loại mạch :
A : Mạch dãy.
B : Không phương án nào đúng.
C : “blocking” cho mạch dãy và “non-blocking” cho mạch tổ hợp.
D : “blocking” cho mạch tổ hợp, “non-blocking” cho mạch dãy.
E : Mạch tổ hợp.
Câu hỏi 12 : Giả sử “initial” và “always” cùng nằm trong một module Verilog. Giống nhau cơ bản
giữa hoạt động của “initial” và “always” là :
A : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và các lệnh được thực hiện
tuần tự.
B : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và sẽ được thực hiện một
lần đối với “initial” và có thể được lặp lại với “always”.
C : Tập lệnh phía trong “initial” và “always” cùng bắt đầu một thời điểm và các lệnh được thực hiện
đồng thời.
D : Không phương án nào đúng.
Câu hỏi 13 : Trong các tham số thời gian sau tham số nào quan trọng trong thiết kế mạch số :
A : Thời gian trễ lớn nhất và nhỏ nhất.

B : Thời gian trễ nhỏ nhất và thời gian trễ trung bình.
C : Thời gian trễ lớn nhất và thời gian trễ trung bình.
D : Không phương án nào đúng.
Câu hỏi 14 : Khi định nghĩa trễ trong Verilog, số tham số tối đa có thể khai báo được là :
A : 6 tham số, bao gồm : trễ sườn lên (min, max), trễ sườn xuống (min, max), trễ “turn-off” (min,
max).
Đề số: 4

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 3


B : Không trường hợp nào đúng.
C : 6 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max).
D : 9 tham số, bao gồm : trễ sườn lên (min, typical, max), trễ sườn xuống (min, typical, max), trễ
“turn-off” (min, typical, max).
Câu hỏi 15 : Các thành phần bắt buộc phải có khi khai báo module :
A : Không phương án nào đúng.
B : “module”, tên module và “endmodule”.
C : “module”, tên module, “endmodule” và danh sách các cổng.
D : “module”, tên module, “endmodule”, danh sách các cổng và kiểu vào/ ra của cổng.
Câu hỏi 16 : Thứ tự mức ưu tiên khi tổng hợp mạch số :
A : Chức năng -> Tối ưu -> Luật thiết kế.
B : Luật thiết kế -> Chức năng -> Tối ưu.
C : Chức năng -> Luật thiết kế -> Tối ưu.
D : Không phương án nào đúng.
Câu hỏi 17 : Điểm bắt đầu và kết thúc của vòng lặp được định nghĩa bởi :
A : Cả hai.
B : begin . . . end.

C : Dấu ngoặc đơn ().
D : Không câu nào đúng.
Câu hỏi 18 : Có thể chèn 1 file Verilog vào sử dụng bên trong một file Verilog khác không ?
A : Có, dùng lệnh ‘define.
B : Có, dùng lệnh ‘include.
C : Có, bằng cách nêu tên của file cần chèn trong file Verilog chính.
D : Không.
Câu hỏi 19 : Trong các dòng khai báo dưới đây, khai báo nào sai ?
A : integer z[9 :0] ;
B : wire [10 :0] a [7 :0] ;
C : reg [8 :0] d[10 :0] ;
D : real [6 :0] m[6 :0] ;
Câu hỏi 20 : Trong Verilog khi khai báo tín hiệu cho một cổng thì :
A : Chỉ định nghĩa được là cổng vào (input).
B : Chỉ định nghĩa được là cổng vào ra (inout).
C : Định nghĩa được là cổng vào hay cổng ra hoặc cổng vào/ra tùy từng trường hợp.
D : Chỉ định nghĩa được là cổng ra (output).
Câu hỏi 21 : Các phát biểu sau đây, phát biểu nào là đúng :
A : $display và $monitor đều sử dụng để in kết quả mô phỏng
B : $display dùng in kết quả liên tục của tín hiệu mỗi khi nó thay đổi
C : $monitor dùng chủ yếu để in thông báo trên một dòng
D : Cả 3 cách đều đúng
Câu hỏi 22 : Module test được tổng hợp ra mạch sử dụng phần mềm tổng hợp như mô tả ở hình 12a :
A : U6 - if(b), U7 - f = c&d, U8 - if(a) f = c|d ; else f = 1’b0 ;
B : U6 - if(a), U8 - f = c&d, U7 - if(b) f = c|d ; else f = 1’b0 ;
Đề số: 4

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 4

1 module test(a,b,c,d,f);
2
input a,b,c,d;
3
output reg f;
4
always@(*) begin
5
if(a)
6
f = c&d;
7
else
8
if(b)
9
f = c|d;
10
else
11
f = 1’b0;
12
end
13
endmodule

(b)

(a)

Figure 12 – Code và mạch tổng hợp câu hỏi 22
C : U6 - if(b), U8 - f = c&d, U7 - if(a) f = c|d ; else f = 1’b0 ;
D : U6 - if(a), U7 - f = c&d, U8 - if(b) f = c|d ; else f = 1’b0 ;
Câu hỏi 23 : Các vòng lặp nào được hỗ trợ bởi Verilog ?
A : While, for, case, repeat và forever.
B : Không lựa chọn nào đúng.
C : Repeat, while, for và forever.
D : While, if-else và for.
Câu hỏi 24 : Thứ tự ưu tiên thực hiện các phép toán như sau :
A : Dấu âm/ dương -> phép tính số học -> phép logic -> phép dịch -> phép điều kiện.
B : Dấu âm/ dương -> phép tính số học -> phép dịch -> phép logic -> phép điều kiện.
C : Dấu âm/ dương -> phép dịch -> phép logic -> phép tính số học -> phép điều kiện.
D : Dấu âm/ dương -> phép tính số học -> phép điều kiện -> phép dịch -> phép logic.
Câu hỏi 25 : Định dạng mặc định của một con số trong Verilog
A : Hệ 16 B : Thập phân C : Hệ 8 D : Nhị phân
Câu hỏi 26 : Đoạn code sau thực hiện vòng lặp :
reg [3 :0] K ;
for (K = 0 ; K <=15 ; K= K + 1) begin
. . . . . . ..
end
A : 16 lần
B : Vô tận
C : 15 lần
D : 14 lần
Câu hỏi 27 : Cho 2 biểu thức được mô tả bằng Verilog, lựa chọn câu trả lời đúng : #5 a = b ; a =
#5 b ;
A : Kết quả hai biểu thức luôn luôn giống nhau.
B : Biểu thức thứ nhất : b được tính và lưu trữ tạm thời tại một thanh ghi, sau đó 5 đơn vị thời

gian thì b được gán cho a. Biểu thức thứ hai : đợi 5 đơn vị thời gian trước khi tính “b” và thực hiện
“a=b”.
C : Kết quả hai biểu thức luôn luôn khác nhau.
D : Biểu thức thứ nhất : đợi 5 đơn vị thời gian trước khi tính “b” và thực hiện “a=b”. Biểu thức thứ
hai : b được tính và lưu trữ tạm thời tại một thanh ghi, sau đó 5 đơn vị thời gian thì b được gán cho a.

Đề số: 4

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 5


Câu hỏi 28 : Điền vào khoảng trống của mô tả sau. “parameter” được dùng với cấu trúc case để
thiết kế mạch . . .của hệ thống số.
A : Máy trạng thái.
B : Mạch DUT
C : Mạch testbench.
D : Mạch tổ hợp
Câu hỏi 29 : Ngôn ngữ HDL nói chung và Verilog nói riêng hoạt động
A : Tuần tự.
B : Song song.
C : Không phương án nào.
D : Cả 2 phương án.
Câu hỏi 30 : Cách chỉ định chú giải nào trong verilog dưới đây là sai :
A : Chú giải được viết sau 2 dấu gạch ngang (−−), khi viết trên cùng 1 dòng.
B : Chú giải được viết sau 2 dấu gạch xiên (//), khi viết trên cùng 1 dòng.
C : Chú giải được viết giữa / ∗ ∗/, khi viết nhiều dòng chú giải.
D : Chú giải được viết giữa / ∗ ∗/, khi viết trên cùng 1 dòng.

Đề số: 4

Thiết kế và tổng hợp hệ thống số - Viện ĐTVT

Trang: 6