thuyết trình Pipelining and Parallel Processing môn FPGA

BÁO CÁO BÀI TẬP LỚN FPGA

Đề tài: Pipelining

and Parallel Processing

Nhóm thực hiện
Nguyễn Hữu Đông – 41200797
Nguyễn Văn Đông – 41200800
Bành Đức Trí – 41204028
Nguyễn Viết Sỹ - 41203133
Nguyễn Quốc Huy - 41201379


3.1 GIỚI THIỆU
Tạo dường ống làm giảm các đường critical path, việc này mang đến việc giảm tốc độ xung nhịp hay tần số lấy mẫu, hay còn có thể làm giảm
tiêu thụ công suất tại cùng tần số.

Xử lý song song, nhiều ngõ ra sẽ được tính toán trong một chu kì xung clock.
Vì thế, hiệu quả sẽ tăng lên, tương tự như việc tạo đường ống, việc này cũng có thể làm giảm tiêu thụ công suất

 

Cho bộ lọc FIR có dạng:

Sơ đồ khối của bộ lọc này:


3.1 GIỚI THIỆU

 Critical path hay thời gian tối thiểu cần có để xử lý một mẫu mới được giới hạn bới thời gian của 1 bộ nhân (multiply) [T

M] và 2 bộ cộng

(add) [TA]:

Vì vậy, tần số lấy mẫu (fsampling) là

Dạng trực tiếp trên chỉ có thể sử dụng nếu thỏa mãn yêu cầu Tsample, nhưng nếu trong một vài ứng dụng thời gian thực với tốc độ ngõ vào
lớn hơn thì dạng này sẽ không được dùng. Trong trường hợp đó, tạo đường ống và xử lý song song sẽ được dùng.

Tạo đường ống giảm critical path bằng cách đặt các con chốt trong đường dữ liệu (data path). Xử lý song song tăng tốc độ lấy mẫu bằng
cách sao chép phần cứng vì vậy nhiều ngõ vào có thể xử lý song song để đưa ra kết quả ở nhiều ngõ ra trong cùng một khoảng thời gian


3.2 TẠO ĐƯỜNG ỐNG TRONG BỘ LỌC FIR
Việc thực hiện tạo đường ống cho bộ lọc FIR bằng cách thêm vào 2 con chốt như hình


3.2 TẠO ĐƯỜNG ỐNG TRONG BỘ LỌC FIR

Lúc này Critical path giảm từ TM + 2TA còn TM + TA. Trong sắp xếp như thế này khi bộ cộng bên trái thực hiện tính toán vòng lặp hiện
tại thì bộ cộng bên phải tính toán vòng lặp trước, kết quả của hệ thống đường ống này được trình bày trong bảng dưới

1.Xung clock bị giới hạn bới đường dài nhất giữa 2 chốt, hay giữa đầu vào và 1 chốt, hay giữa 1 chốt và ngõ ra, hay giữa ngõ vào và ngõ ra
2.Đường dài nhất hay “critical path” có thể được làm giảm bằng cách đặt các con chốt
3.Các con chốt chỉ có thể được đặt ngang qua bất cứ feed forward cutset của đồ thị


3.2 TẠO ĐƯỜNG ỐNG TRONG BỘ LỌC FIR

Để hiểu thêm ý thứ 3 ta cần giới thiệu thêm 2 định nghĩa:
Cutset : cutset là 1 bộ các cạnh của biểu đồ mà nếu như các cạnh này bị bỏ đi khỏi biểu đồ thì biểu đồ trở nên tách rời.
Feed-forward cutset : Cutset được gọi là feed-forward cutset nếu dữ liệu di chuyển về hướng phía trước trên tất cả các cạnh của cutset . Ví
dụ, cutset được dùng ở Fig3.3 là feed-forward cutset .
Chúng ta có thể tuỳ tiện đặt các con chốt trên 1 feed-forward cutset của bất kì bộ lọc FIR mà không bị ảnh hưởng chức năng của thuật toán




3.2.1 PHÁT TÁN DỮ LIỆU

Critical path của bộ lọc 3-tap FIR có thể được làm giảm mà ko cần bất cứ con chốt tạo đường ống nào bằng cách đổi chỗ cấu trúc của nó. Thuyết
chuyển vị được phát biểu như sau:
“Việc đảo hướng của tất cả các cạnh trong SFG và hoán đổi đầu vào – đầu ra không làm thay đổi chức năng của hệ thống”

Bộ lọc 3-tap FIR được biểu diễn bằng SFG

SFG của bộ lọc đã được đảo ngược và sơ đồ khối tương đương của nó


3.2.1 PHÁT TÁN DỮ LIỆU

Điều này dẫn đến việc cấu trúc phát tán dữ liệu nơi mà dữ liệu không được lưu trữ nhưng được phát tán đến tất cả bộ nhân cùng
một lúc. Chú ý rằng bây giờ ta đã có critical path là TM + TA như hình


3.2.2 FINE-GRAIN PIPELINING

Cho TM = 10 (đơn vị thời gian – dvtg) và TA = 2 dvtg, và tần số xung clock mong muốn là (TM + TA)/2, cụ thể là 6 dvtg. Trong trường hợp một
bộ nhân bị chia thành 2 bộ nhỏ với thời gian xử lý lần lượt là 6 và 4 [dvtg]. Bây giờ, bằng cách đặt các con chốt trên đường cutset nằm ngang băng

qua các bộ nhân, tần số xung clock mong muốn sẽ có thể đạt được. Cái này được gọi là fine-grain pipelining. Một bộ fine-grain pipelined của bộ
lọc 3-tap FIR được cho như sau:


3.3 XỬ LÝ SONG SONG

Thật thú vị là kỹ thuật xử lý tín hiệu song song và tạo đường ống liên quan lẫn nhau, nếu việc tính toán có thể đối với tạo đường
ống thì cũng có thể đối với xử lý song song. Cả hai kỹ thuật này khai phá đồng thời các tiện lợi trong việc tính toán bằng nhiều
cách khác nhau. Trong lúc các bộ độc lập của việc tính toán được tính toán bằng phương pháp xen kẽ trong hệ thống đường
ống thì chúng sẽ được tính toán bằng cách dùng các phân cứng tương tự trong kiểu xử lý song song.


3.3.1 THIẾT KẾ MỘT HỆ THỐNG FIR SONG SONG

 
 Để có được cấu trúc xử lý song song, hệ thống SISO phải được chuyển đổi thành một hệ thống MIMO. Ví dụ, chuỗi số dưới đây miêu tả

một hệ thống xử lý song song với 3 ngõ vào mỗi xung clock.

Cấu trúc khối trong bộ lọc 3-parallel FIR được thể hiện


3.3.1 THIẾT KẾ MỘT HỆ THỐNG FIR SONG SONG

 Chú ý rằng critical path của khối (block) hay hệ

thống xử lý song song (parallel processing
system) vẫn không thay đổi và tần số xung clock
(Tclock) phải được thoả mãn

3.3.1 THIẾT KẾ MỘT HỆ THỐNG FIR SONG SONG

 Nhưng do 3 mẫu được xử lý trong 1 chu kỳ xung clock thay vì 3, chu kì vòng lặp được cho như sau:


3.3.1 THIẾT KẾ MỘT HỆ THỐNG FIR SONG SONG

Hiện tại, câu hỏi nảy sinh là tại sao sử dụng xử lý song song trong khi có thể dùng đường ống tương đối tốt. Tại sao lại muốn sao chép nhiều phần
cứng? Câu trả lời nằm ở thực tế là có 1 giới hạn cho pipelining bị áp đặt do đầu vào và đầu ra cổ chai


3.3.1 THIẾT KẾ MỘT HỆ THỐNG FIR SONG SONG

Ví dụ, nếu độ trễ của output-pad và input-pad cùng độ trễ của đường nối giữa 2 chip là 8 ns khi đó chu kì xung clock T clock phải lớn
hơn hoặc bằng 8 ns. Nếu thời gian tính toán của critical path nhỏ hơn 8 ns, thì giới hạn I/O cao hơn và hệ thống này là giới hạn truyền
thông (communication bound). Điều này có nghĩa là đường ống có thể chỉ được dùng để mở rộng khi thời gian tính toán critical path bị
giới hạn bởi truyền thông hay I/O bound, và điều này dẫn đến, pipelining không con tăng tốc độ nữa. Tại điểm này, pipelining có thể
được kết hợp với xử lý song song để tăng thêm tốc độ của cấu trúc

 


3.4 PIPELINING AND PARALLEL PROCESSING
FOR LOW POWER
2 lợi thể chính của việc sử dụng đường ống và xử lý song song: tốc độ nhanh hơn và công suất thấp.

Sử dụng đường ống và xử lý song song có thể tăng tốc độ lấy mẫu đã được trình bày. Việc sử dụng chúng để giảm tiêu thụ công suất khi không cần
tăng tốc độ lấy mẫu sẽ được đề cập

 Trước khi tiếp tục, 2 công thức sẽ được xem xét: một dùng để tính toán độ trễ truyền tiếp của mạch CMOS và cái còn lại dùng để tính toán

công suất tiêu thụ. Độ trễ truyền tiếp (Tpd) được kết hợp với việc nạp và xả của các cổng khác nhau và điện dung ký sinh trong critical
path. Đối với mạch CMOS, độ trễ truyền tiếp được tính:

Trong đó Ccharge thể hiện mức nạp/xả của tụ trong 1 xung clock, tụ dọc theo critical path
V0 điện áp cung cấp
Vt điện áp ngưỡng
K là hàm của thông số kỹ thuật.


3.4 PIPELINING AND PARALLEL PROCESSING
FOR LOW POWER

 Việc tiêu thụ công suất của mạch CMOS có thể được ước lượng bằng cách dùng hàm dưới đây:

Trong đó Ctotal thể hiện dung kháng tổng cộng trong mạch
V0 là nguồn cung cấp
F là tần số xung clock

Chú ý là 2 công thức dựa trên những xấp xỉ đơn giản và chỉ thích hợp cho phân tích bậc nhất


3.4.1 ĐƯỜNG ỐNG CHO CÔNG SUẤT THẤP

 Như đã đề cập từ sớm, đường ống có thể dùng để giảm tiêu thụ công suất cho bộ lọc FIR

 

Công suất tiêu thụ trên bọ lọc đường ống sẽ là

 Vì vậy, công suất tiêu thụ của hệ thống đường ống đã được giảm bởi yếu tố của so với hệ thống ban đầu.

 Yếu tố giảm công suất tiêu thụ, Trễ truyền tiếp của bộ lọc ban đầu được cho:


3.4.1 ĐƯỜNG ỐNG CHO CÔNG SUẤT THẤP

 Trễ truyền tiếp của bộ lọc pipelined được cho:

Cần chú ý rằng chu kỳ xung clock, Tclk, thì thường xuyên được set bằng với độ trễ truyền tiếp tối đa, Tpd, trong mạch. Bởi vì cùng tốc độ
xung clock được duy trì cho cả hai bộ lọc 3.13 và 3.14, phương trình bậc hai dưới đây có thể được xem xét để tìm


3.4.2 XỬ LÝ SONG SONG CHO CÔNG SUẤT THẤP

Trong hệ thống song song L đường, việc nạp của tụ không thường xuyên thay đổi trong lúc tổng điện dung được tăng lên L lần.

 
 

 Một khi được tính ra thì công suất tiêu thụ sẽ được tính như công thức

 Vì vậy, như trong hệ thống pipelined, công suất tiêu thụ của hệ thống L đường được giảm bởi yếu tố so với hệ thống ban đầu


3.4.3 KẾT HỢP ĐƯỜNG ỐNG VÀ XỬ LÝ SONG SONG

 Hai kỹ thuật này có thể được kết hợp để cho công suất thấp hơn. Các nguyên tắc được dữ như cũ, nói cách khác, đường ống làm giảm tụ nạp/xả trong

1 chu kỳ xung clock và xử lý song song tăng chu kì clock cho nạp/xả tụ ban đầu. Trễ truyền tiếp của loại này như sau:


KẾT LUẬN

Giải quyết phương pháp của hệ thống đường ống và xử lý song song trong nội dung của bối cảnh của
bộ lọc số không đệ quy

Cả hai phương pháp có thể được dùng tăng tần số lấy mẫu của bộ lọc. Trong đường ống, các con choosrt được đặt qua các feed-forward
cutsets trong SFG và tính toán thời gian của critical path được giảm

Trong xử lý song song, phần cứng trong hệ thống ban đầu được sao chép và kết quả của một hệ thống là một hệ thống song song MIMO