Xu li th so 6

chơng 6

cấu trúc của các hệ thống
thời gian-rời rạc
6.0 Nhập đề
Nh đã thấy trong chơng 5, một hệ thống tuyến tính bất biến với thời gian
với hàm hệ phân thức, thì các dãy lối vào và lối ra của nó sẽ thỏa mãn một phơng trình sai phân tuyến tính hệ số-hằng số . Vì hàm hệ là biến đổi-z của đáp
ứng xung, và vì phơng trình sai phân thỏa mãn bởi lối vào và lối ra có thể đợc
xác định bằng sự kiểm chứng hàm hệ, nên có thể suy ra rằng phơng trình sai
phân, đáp ứng xung và hàm hệ là những thuộc tính tơng đơng mô tả mối quan
hệ vào-ra của một hệ thống rời rạc tuyến tính bất biến với thời gian. Khi các hệ
thống nh vậy đã đợc thực thi với phần cứng analog thời gian-rời rạc hoặc với
phần cứng số, thì phơng trình sai phân hoặc sự biểu diễn hàm hệ phải đợc
chuyển đổi thành một thuật toán hoặc một cấu trúc có thể đợc thực hiện với
công nghệ mong muốn. Nh chúng ta sẽ thấy trong chơng này, hệ thống đợc mô
tả bằng các phơng trình sai phân tuyến tính hệ số-hằng số có thể đợc biểu diễn
bằng các cấu trúc bao gồm các liên kết của các phép toán cơ sở nh phép cộng,
phép nhân với hằng số và phép trễ. Sự thực thi chính xác các cấu trúc đó đợc
chuyên trách bởi công nghệ sử dụng.
Để minh họa cho việc tính toán gắn với phơng trình sai phân, hãy xét hệ
thống đợc mô tả bằng hàm hệ
H( z ) =

b 0 + b 1 z 1
1 az 1

|z| > |a|

(6.1)

Đáp ứng xung của hệ thống này là

h[n] = b0anu[n] + b1an-1u[n-1]

(6.2)

và phơng trình sai phân bậc nhất đợc thỏa mãn bởi lối vào và lối ra là
y[n] - ay[n-1] = b0x[n] + b1x[n-1]

(6.3)

Bởi vì hệ thống có đáp ứng xung dài vô hạn, nên không thể thực thi hệ thống
bằng phép nhân chập rời rạc. Tuy nhiên, nếu viết lại phơng trình (6.3) dới dạng
y[n] = ay[n-1] + b0x[n] + b1x[n-1]
(6.4)
thì nó sẽ cung cấp cơ sở cho một thuật toán để tính toán một cách đệ qui lối ra
tại thời điểm n nào đó theo các số hạng của lối ra trớc đó y[n-1], của mẫu lối
vào hiện tại x[n] và của các mẫu lối vào trớc đó x[n-1]. Nh đã đợc thảo luận
trong phần 2.5, nếu ta giả thiết thêm các điều kiện ban đầu bằng không ( tức là
nếu x[n] = 0 khi n = 0, thì khi đó y[n] = 0 với n < 0), và nếu chúng ta sử dụng
phơng trình 6.4 nh một công thức truy toán để tính lối ra hiện tại theo các giá trị
đã qua của lối ra và giá trị hiện tại cũng nh quá khứ của lối vào , thì hệ thống sẽ
tuyến tính và bất biến với thời gian. Thủ tục tơng tự có thể đợc áp dụng cho trờng hợp tổng quát hơn của phơng trình sai phân bậc N. Tuy nhiên, thuật toán đã
đợc gợi ý bởi phơng trình (6.4) và sự tổng quát hóa của nó đối với các phơng

154


trình sai phân bậc cao hơn không chỉ là thuật toán tính toán duy nhất để thực thi
một hệ thống riêng rẽ mà thông thờng thì điều đó lại không đợc a chuộng nhất.
Nh chúng ta sẽ thấy, có rất nhiều cấu trúc tính toán suy ra từ cùng một hệ thức

giữa dãy lối vào x[n] và dãy lối ra y[n].
Trong phần còn lại của chơng này, chúng ta xét các xuất phát điểm quan
trọng trong sự thực thi các hệ thống rời rạc tuyến tính và bất biến với thời gian.
Trớc tiên, chúng ta trình bầy các giản đồ khối và các mô tả đồ thị dòng tín hiệu
của các cấu trúc tính toán hoặc các mạng đối với các phơng trình sai phân tuyến
tính hệ số-hằng số biểu diễn các hệ thống nhân quả tuyến tính và bất biến với
thời gian. Nếu sử dụng một tổ hợp các biến đổi đại số và các phép biến đổi biểu
diễn giản đồ khối, thì chúng ta sẽ đa ra nhiều cấu trúc cơ sở tơng đơng để thực
thi một hệ thống nhân quả tuyến tính và bất biến với thời gian. Mặc dù hai cấu
trúc có thể tơng đơng đối với các đặc trng vào-ra của nó đối với các biểu diễn
độ chính xác -vô hạn của các hệ số và của các biến số, nhng chúng ta vẫn có thể
có vô vàn các tính chất khác nhau khi độ chính xác số bị hạn chế. Đây là lý do
chính đợc quan tâm để nghiên cứu các cấu trúc thực thi khác nhau. Tác động
của biểu diễn độ chính xác-hữu hạn của các hệ số của hệ thống và tác động của
sự cắt gọt hoặc làm tròn của các tính toán trung gian đợc khảo sát trong các
phần sau của chơng này.
6.1 Biểu diễn giản đồ khối của các phơng trình sai phân
tuyến tính hệ số-hằng số
Thực thi một hệ thống rời rạc tuyến tính và bất biến với thời gian bằng
việc đánh giá lặp lại một công thức truy toán thu đợc từ một phơng trình sai
phân có chứa các giá trị trễ của lối ra, lối vào và của các dãy trung gian là điều
có thể làm đợc. Sự trễ của các giá trị của dãy đồng nghĩa với sự lu trữ các giá trị
đã qua của dãy. Cũng nh vậy, chúng ta phải xác lập phơng pháp thực hiện phép
nhân của các giá trị của dãy đã bị trễ với các hệ số, cũng nh phơng pháp cộng
các kết quả của các tích . Do đó, các phần tử cơ sở đòi hỏi để thực thi một hệ
thống rời rạc tuyến tính và bất biến với thời gian là các bộ cộng, các bộ nhân, và
các bộ nhớ để lu giữ các giá trị của dãy đã bị trễ.
Sự kết nối giữa các phần tử cơ sở này đợc vẽ một cách tiện lợi nhờ các
giản đồ khối chứa các biểu tợng hình ảnh nh đã chỉ ra trên hình 6.1. Hình 6.1(a)
biểu diễn phép cộng của hai dãy.Trong ký hiệu giản đồ khối tổng quát, một bộ

cộng có thể có nhiều lối vào. Tuy nhiên, trong hầu hết các thực thi thực tế , thì
bộ cộng chỉ có hai lối vào. Trong tất cả các giản đồ của chơng này, chúng tôi
chỉ ra điều này một cách rõ ràng bằng sự giới hạn số lợng lối vào nh trên hình
6.1(a). Hình 6.1(b) miêu tả phép nhân dãy với một hằng số, còn hình 6.1(c)
miêu tả sự trễ một mẫu của dãy.Trong các thực thi số, toán tử trễ có thể đợc
thực thi bằng cách cung cấp một bộ ghi lu trữ cho mỗi độ trễ đơn vị đợc yêu
cầu. Trong các thực thi thời gian-rời rạc analog , nh các bộ lọc tụ điện-chuyển
mạch, các độ trễ đợc thực thi bằng các thiết bị tích tụ điện tích. Hệ thống trễ
đơn vị đợc biểu diễn trong hình 6.1(c) bởi hàm hệ của nó , z -1. Các độ trễ nhiều
hơn một mẫu có thể đợc ký hiệu nh trong hình 6.1(c), với hàm hệ z--M , ở đây M
là số mẫu đã bị trễ; tuy nhiên, sự thực thi hiện nay của M mẫu trễ , nói chung đ ợc thực hiện bằng cách ghép nối tiếp M bộ trễ đơn vị.
x2[n]

155


+
(a)
a

x1[n]

x1[n]+x2[n]

x[n]

a x[n]
(b)
z-1

x[n]

x[n-1]

Hình 6.1 Các biểu tợng giản đồ khối(a) Phép cộng hai dãy
(b).Phép nhân dãy với hằng số (c)Phép trễ đơn vị.
Trong thực thi vi mạch, các bộ trễ đơn vị này có thể tạo nên một bộ ghi
dịch có tần số đồng hồ bằng tốc độ lấy mẫu của tín hiệu lối vào . Trong thực thi
phần mềm, M bộ trễ đơn vị nối tiếp có thể đợc thực thi nh M bộ ghi nhớ liên
tiếp.
Ví dụ 6.1 Biểu diễn giản đồ khối của một phơng trình sai phân
Nh một ví dụ cụ thể biểu diễn phơng trình sai phân theo các số hạng của
các phân tử ở trong hình 6.1, xét phơng trình sai phân bậc hai
y[n] = a1y[n-1] +a2y[n-2] + b0x[n]

(6.5)

Hàm hệ tơng ứng là
H(z) =
x[n]

bo

b0

1 a1z

1

(6.6)

a 2 z 2

y[n]

+

a1
+
a2

z-1
y[n-1]
-1
z
y[n-2]

Hình 6.2.Ví dụ về biểu diễn giản đồ khối của
một phơng trình sai phân.
Biểu diễn giản đồ khối thực hiện hệ thống dựa trên phơng trình (6.5) đợc chỉ ra trên hình 6.2. Các giản đồ nh vậy cho một biểu diễn hình ảnh
của một thuật tính toán để thực thi hệ thống. Khi hệ thống đợc thực thi
hoặc trên máy tính phổ thông hoặc trên một chíp xử lý tín hiệu số
(DSP), thì các cấu trúc mạng chẳng hạn nh đã cho trên hình 6.2 đợc
phục vụ nh một cơ sở cho một chơng trình thực thi hệ thống. Nếu hệ
thống đợc thực thi với các linh kiện rời hoặc nh một hệ thống hoàn
chỉnh với công nghệ VLSI, thì giản đồ khối là cơ sở cho việc xác định
một kiến trúc phần cứng của hệ thống. Trong cả hai trờng hợp, các giản
đồ nh trong hình 6.2 cho thấy rõ ràng rằng chúng ta phải có sự lu trữ

156

cho các biến số trễ (trong trờnghợp này là y[n-1] và y[n-2]) cũng nh các
hệ số của phơng trình sai phân ( trong trờng hợp này là các hệ số a1, a2
và b0 ). Hơn nữa, từ hình 6.2 chúng ta thấy rằng một giá trị của dãy lối
ra y[n] đợc tính bởi, trớc hết là thực hiện các tích a1y[n-1] và a2y[n-2],
sau đó cộng chúng lại với nhau, và cuối cùng cộng các kết quả với
b0x[n]. Nh vậy hình 6.2 mô tả một cách hợp lý sự phức tạp của thuật
toán tính toán có liên quan, các bớc của thuật toán, và số lợng phần
cứng đòi hỏi để thực hiện hệ thống.
Ví dụ 6.1 có thể đợc tổng quát hóa cho các phơng trình sai phân bậc
cao hơn dạng1
N

M

k =1

k =0

y[ n] a k y[ n k] = b k x[ n k]

(6.7)

với hàm hệ tơng ứng
M

bkz

H( z ) =

k =0
N

k

1 akz

(6.8)

k

k =1

b0

v[n]
+

+

x[n]

y[n]
z-1

z-1
b1

x[n-1]

a1
+

+

y[n-1]

z-1

z-1
y[n-2]

x[n-2]
bM-1

aN-1
+

z-1
x[n-M]

1

+

bM

aN

z-1
y[n-M]

Hình 6.3 Giản đồ khối cho phơng trình sai phân bậc N tổng quát.

Dạng đợc sử dụng trong các chơng trớc cho một phơng trình sai phân bậc N là
N

M

k =0

k =0

a k y[ n k] = b k x[ n k ]

Trong phần còn lại của sách, để thuận tiện, ta sử dụng dạng của phơng trình (6.7), ở
đấy hệ số của y[n] đợc chuẩn hóa bằng đơn vị và các hệ số liên quan với lối ra trễ biểu
hiện với dấu dơng sau khi chúng đợc chuyển sang vế phải của phơng trình
( xem phơng trình (6.9)).

157


Nếu viết lại phơng trình 2.8 nh một công thức truy toán đối với y[n] theo
các số hạng của một tổ hợp tuyến tính của các giá trị đã qua của dãy lối ra và
các giá trị hiện tại và đã qua của dãy lối vào , thì đa đến hệ thức
N

M

k =1

k =0

y[ n] = a k y[ n k] + b k x[ n k ]

(6.9)

Giản đồ khối của hình 6.3 là một biểu diễn hình ảnh rõ ràng của phơng
trình (6.9). Một cách chính xác hơn, nó biểu diễn một cặp phơng trình
sai phân dạng:
M

v[ n] = b k x[ n k ]

(6.10a)

k =0
N

y[ n] = a k y[ n k ] + v[ n]

(6.10b)

k =1

w[n]
x[n]

b0

+

+
z-1

z-1

a1
+

b1
w[n-1]
z-1

+
z-1

aN-1
+

y[n]

bN-1
w[n-N+1]
z-1

+
z-1

aN

bN
w[n-N]

Hình 6.4 Sắp xếp lại giản đồ khối của hình 6.3. với N=M.
nếu MN thì một số hệ số bằng không.
Sự thừa nhận một bộ cộng hai lối vào hàm ý là các phép cộng đợc thực hiện
theo một trật tự qui định. Chính hình 6.3 cho thấy các tích aNy[n-N] và
aN-1y[n-N+1] phải đợc tính trớc, tiếp đến là cộng chúng lại , và kết quả của tổng
đợc cộng với aN-2y[n-N+2], và tiếp tục nh vậy. Sau khi y[n] đã đợc tính, thì các
biến số trễ phải đợc cập nhật bằng cách chuyển y[n-N+1] vào trong bộ ghi để lu
giữ y[n-N], và tiếp tục nh vậy.

158


Giản đồ khối có thể đợc sắp xếp lại hoặc biến đổi theo nhiều cách khác
nhau mà không làm thay đổi hàm hệ tổng thể. Mỗi sự sắp xếp lại thích hợp,
biểu diễn một thuật toán tính toán khác nhau để thực thi cùng một hệ thống.
Chẳng hạn, giản đồ khối của hình 6.3 có thể đợc nhìn nhận nh một sự mắc nối
tiếp hai hệ thống. Hệ thống thứ nhất biểu diễn phép tính v[n] từ x[n], còn hệ
thống thứ hai biểu diễn sự tính toán y[n] từ v[n]. Bởi vì mỗi hệ thống là một hệ
thống tuyến tính và bất biến với thời gian ( giả thiết các điều kiện ban đầu đối
với các bộ ghi trễ bằng không) , nên thứ tự mà trong đó hai hệ thống đã đợc
mắc nối tiếp có thể trao đổi cho nhau, nh đã chỉ trên hình 6.4, mà không ảnh hởng đến hàm hệ tổng thể. Để thuận tiện, trong hình 6.4 chúng ta đã giả thiết
rằng M = N. Rõ ràng là không làm mất tính chất tổng quát, bởi vì nếu M N,
thì một số các hệ số ak hoặc bk trong hình vẽ có thể bằng không, và vì vậy giản
đồ có thể đợc đơn giản hóa.

Theo các số hạng của hàm hệ H(z) trong phơng trình (6.8), thì hình 6.3
có thể đợc nhìn nhận nh một sự thực thi của H(z) qua phép khai triển


1
H(z) = H2(z)H1(z) =
N
k
1 akz
k =1



M
b z k
k =0 k




(6.11)

hoặc ,tơng đơng, qua cặp các phơng trình


M



k

V(z) = H1(z)X(z) = b k z X( z)

(6.12a)



1
Y(z) = H2(z)V(z) =
N
k
1 akz
k =1


(6.12b)

k =0





V( z )




Mặt khác, hình 6.4 biểu diễn H(z) nh sau

1


b
H(z) = H1(z)H2(z) = k
N
k =0 1 a z k
k

k =1

M








(6.13)

hoặc , tơng đơng, qua các phơng trình


1
W(z) = H2X(z) =
N
k
1 akz

k =1



M



X(z )





k
Y(z) = H1(z)W(z) = b k z W(z)

k =0

159



(6.14a)

(6.14b)


Trong lĩnh vực thời gian, hình 6.4 và, một cách tơng đơng, các phơng trình
(6.14a) và (6.14b) có thể đợc biểu diễn bằng cặp các phơng trình sai phân

N

w[ n] = a k w[ n k ] + x[ n]

(6.15a)

k =1
M

y[n] = b k w[ n k]

(6.15b)

k =0

Giản đồ khối của hình 6.3 và 6.4 có nhiều sự khác nhau. Trong hình 6.3,
các điểm không của H(z) , biểu diễn bằng H 1(z), đợc thực thi đầu tiên, tiếp đến
là các cực điểm, biểu diễn bằng H2(z).
w[n] b0
x[n]

+

+

y[n]

z-1
a1

b1

+

+
z-1

aN-1

bN-1

+

+
z-1
aN

bN

Hình 6.5 phối hợp các bộ trễ trong hình 6.4.
Trong hình 6.4, các cực điểm lại đợc thực thi trớc, tiếp đến là các điểm không.
Về phơng diện lý thuyết, thứ tự thực thi không ảnh hởng đến hàm hệ tổng thể.
Tuy nhiên, nh chúng ta sẽ thấy, khi một phơng trình sai phân đợc thực thi với
các phép tính số học có độ chính xác hữu hạn, thì có thể có sự khác nhau đáng
kể giữa hai hệ thống mà trên phơng diện lý thuyết là tơng đơng nhau. Điểm
quan trọng khác liên quan tới số lợng các phần tử trễ trong hai hệ thống. Nh đã
vẽ, các hệ thống trong hình 6.3 và 6.4, mỗi cái đều có tổng cộng (N + M) phần
tử trễ. Tuy nhiên, giản đồ khối của hình 6.4 có thể vẽ lại bằng cách lu ý rằng
tín hiệu chính xác nh nhau , w[n], đợc lu trữ trong hai dãy phần tử trễ ở trong
hình vẽ. Vì thế, hai dãy này có thể gộp lại với nhau thành một dãy, nh chỉ ra

trên hình 6.5.

160


Số lợng tổng cộng các bộ trễ trong hình 6.5 ít hơn ở trong hình 6.3 và
6.4, và thực tế nó là số lợng tối thiểu đợc yêu cầu để thực thi hệ thống với hàm
hệ cho bởi phơng trình (6.8). Đặc biệt, số lợng tối thiểu các bộ trễ đợc yêu cầu,
nói chung, bằng Max(N,M). Sự thực thi với số lợng cực tiểu phần tử trễ thờng đợc gọi là sự thực thi dạng chính tắc. Giản đồ khối không chính tắc trong hình
6.3 đợc gọi là sự thực thi dạng trực tiếp I của hệ thống bậc N tổng quát, bởi vì
nó thực hiện một cách trực tiếp phơng trình sai phân đợc thỏa mãn bởi lối vào
và lối ra, mà phơng trình sai phân đó có thể đợc viết trực tiếp từ hàm hệ nhờ sự
kiểm chứng. Hình 6.5 thờng đợc gọi là sự thực thi dạng trực tiếp II hoặc dạng
trực tiếp chính tắc. Khi biết hình 6.5 là một cấu trúc thực hiện phù hợp đối với
H(z) đợc cho bởi phơng trình (6.8), thì chúng ta có thể suy ra ngay hàm hệ từ
giản đồ khối hoặc từ giản đồ khối suy ra hàm hệ (hoặc phơng trình sai phân tơng đơng) một cách trực tiếp .
Ví dụ 6.2 Sự thực thi dạng trực tiếp I và dạng trực tiếp II
của một hệ thống LTI
Xét hệ thống LTI với hàm hệ
H( z ) =

1 + 2 z 1
1 1,5z 1 + 0,9 z 2

(6.16)

So sánh hàm hệ này với phơng trình (6.8), chúng ta tìm đợc b0 = 1,
b1 = 2, a1 = +1,5, và a2 = - 0,9, nh vậy, từ hình 6.3 suy ra rằng chúng ta
có thể thực thi hàm hệ trong một giản đồ khối dạng trực tiếp I nh đã chỉ
trên hình 6.6. Dựa vào hình 6.5, chúng ta cũng có thể thực thi hàm hệ

trong dạng trực tiếp II, nh đã chỉ trên hình 6.7. Trong cả hai trờng hợp,
cần chú ý rằng các hệ số trong các nhánh phản hồi của giản đồ khối có
dấu ngợc với dấu của các hệ số tơng ứng của z-1 và z -2 trong phơng trình
(6.16). Mặc dù sự thay đổi của dấu này đôi khi gây ra nhầm lẫn, điều
quan trọng cần nhớ là các hệ số phản hồi {a k} luôn luôn có dấu ngợc
nhau trong phơng trình với dấu của chúng ở trong hàm hệ. Cũng lu ý
rằng dạng trực tiếp II chỉ đòi hỏi hai bộ trễ để thực thi H(z), ít hơn sự
thực thi dạng trực tiếp I một bộ trễ.
Trong thảo luận trớc đây, chúng ta đã triển khai hai giản đồ khối
tơng đơng để thực thi một hệ thống tuyến tính và bất biến với thời gian
với hàm hệ đã cho bởi phơng trình (6.8). Các giản đồ khối này, biểu
diễn các thuật tính toán khác nhau để thực thi hệ thống, đã thu đợc bằng
các biến đổi dựa trên tính chất tuyến tính của hệ thống và các tính chất
đại số của hàm hệ.

161


x[n

+

+

y[n]

z-1

z-1
2

1,5
+
z-1
-0,9

Hình 6.6 Sự thực thi dạng trực tiếp I phơng trình (6.16)
x[n]

+

+

y[n]

z-1
+

1,5

2
z-1

-0,9
Hình 6.7 Sự thực dạng trực tiếp II phơng trình (6.16)
Thật vậy, bởi vì các phơng trình sai phân cơ sở biểu diễn một hệ thống
tuyến tính bất biến với thời gian là tuyến tính, nên biểu thức tơng đơng của các
phơng trình sai phân có thể thu đợc một cách đơn giản bằng các phép biến đổi
tuyến tính các biến số hoặc các phơng trình sai phân. Vì thế, có một số lợng
không hạn chế sự thực hiện tơng đơng của một hệ thống đã cho nào đó. Trong

phần 6.3, bằng cách sử dụng phơng pháp tơng tự nh phơng pháp đã đợc vận
dụng trong phần này , chúng ta sẽ phát triển nhiều cấu trúc tơng đơng quan
trọng và hữu ích để thực thi một hệ thống với hàm hệ nh trong phơng trình
(6.8). Tuy nhiên, trớc khi thảo luận các dạng đó, để tiện lợi, nên đa vào đồ thị
dòng tín hiệu nh một dạng khác với các giản đồ khối để biểu diễn các phơng
trình sai phân.
6.2 Biểu diễn đồ thị dòng tín hiệu của các
phơng trình sai phân hệ số-hằng số
Biểu diễnđồ thị dòng tín hiệu của một phơng trình sai phân chủ yếu là
giống nh biểu diễn giản đồ khối, ngoại trừ có một ít khác nhau về mặt ký hiệu.
Về mặt hình thức, đồ thị dòng tín hiệu là một mạng của các nhánh có hớng liên
kết với nhau tại các điểm nút. Gắn liền với mỗi nút là một biến số hoặc các giá
trị của nút. Giá trị gắn với nút k có thể đợc ký hiệu wk, hoặc, vì các biến số nút
đối với các mạch lọc số nói chung là các dãy số, nên ngời ta

162


thờng chỉ rõ điều ấy bằng ký hiệu w k[n]. Nhánh (j,k) ký hiệu một nhánh bắt
nguồn ở nút thứ j và kết thúc tại nút thứ k, với hớng từ j tới k đợc chỉ thị bằng
mũi tên ở trên nhánh. Điều này đã đợc chỉ ra trên hình 6.8. Mỗi nhánh có một
tín hiệu vào và một tín hiệu ra. Tín hiệu vào từ nút j tới nhánh (j,k) là giá trị của
nút wj[n]. Trong một đồ thị dòng tín hiệu tuyến tính, chúng ta chỉ xét loại này,
thì lối ra của một nhánh là một phép biến đổi tuyến tính của lối vào tới nhánh .
Ví dụ đơn giản nhất là bộ khuyếch đại hằng số, tức là , khi lối ra của một nhánh
đơn thuần là một phép nhân tín hiệu lối vào tới nhánh với một hằng số.
nút j
wk[n]
wj[n]
nút k

Hình 6.8 Ví dụ về nút và nhánh trong sơ đồ dòng tín hiệu
d
nút nguồn
x[n]

a
b
w1[n]

e
w2[n]

nút thu
y[n]

c
Hình 6.9 Ví dụ đồ thị dòng tín hiệu có nút nguồn và nút thu
Toán tử tuyến tính đợc biểu diễn bằng nhánh đợc chỉ ra rõ ràng ở trên nhánh
tiếp đến một mũi tên cho biết hớng của nhánh. Đối với trờng hợp bộ nhân hằng
số, thì hằng số đợc chỉ ra trên đầu mũi tên . Với các nhánh không ghi chỉ số, có
nghĩa là hệ số truyền của nhánh bằng đơn vị (hệ số nhân bằng đơn vị), hoặc đó
là sự biến đổi đồng nhất . Theo định nghĩa, giá trị tại mỗi nút trong một đồ thị
là tổng các lối ra của tất cả các nhánh đi vào nút.
Để hoàn chỉnh việc xác định ký hiệu đồ thị dòng tín hiệu, chúng ta định
nghĩa hai loại nút đặc biệt. Các nút nguồn là những nút không có nhánh đi vào .
các nút nguồn đợc sử dụng để biểu diễn sự phun các lối vào ngoài hoặc các tín
hiệu gốc vào trong đồ thị. Các nút thu là các nút chỉ có nhánh đi vào. Nút thu đợc sử dụng để tách các lối ra khỏi đồ thị. Các nút nguồn, các nút thu và các hệ
số nhân nhánh đơn giản đợc minh họa trong đồ thị dòng tín hiệu của hình 6.9.
Các phơng trình tuyến tính đợc biểu diễn bằng hình vẽ có dạng nh sau
w1[n] = x[n] + aw2[n] + bw2[n]

w2[n] = cw1[n]
y[n] = dx[n] + ew2[n]

163

(6.17)


Phép cộng, phép nhân với hằng số và phép trễ là những phép toán cơ sở
đòi hỏi để thực thi một phơng trình sai phân tuyến tính hệ số-hằng số. Bởi vì tất
cả đều là các phép toán tuyến tính, nên có thể sử dụng ký hiệu đồ thị dòng tín
hiệu để miêu tả các thuật toán cho việc thực thi các hệ thống rời rạc tuyến tính
và bất biến với thời gian. Nh một ví dụ, các khái niệm đồ thị dòng tín hiệu vừa
mới thảo luận có thể đợc áp dụng nh thế nào để biểu diễn phơng trình sai phân,
hãy xét giản đồ khối trong hình 6.10(a) , là sự thực hiện dạng trực tiếp II của hệ
thống có hàm hệ đợc cho bởi phơng trình (6.1). Đồ thị dòng tín hiệu tơng ứng
với hệ thống này đợc chỉ ra trên hình 6.10b. Trong biểu diễn các phơng trình
sai phân, các biến số nút là các dãy. Trong hình 10(b), nút 0 là một nút nguồn
mà giá trị của nó đợc xác định bởi dãy lối vào x[n], còn nút 5 là nút thu , giá trị
của nó đợc ký hiệu bằng y[n]. Chú ý rằng các nút nguồn và các nút thu đợc nối
với phần còn lại của đồ thị bằng các nhánh có hệ số khuyếch đại đơn vị để biểu
thị một cách rõ ràng lối vào và lối ra
của hệ thống. Có thể thấy rõ ràng, nút 3 và 5 có các giá trị đồng nhất với nhau.
Trong hình 6.10(b), tất cả các nhánh, (trừ nhánh có bộ trễ (2,4)) có thể đợc biểu
diễn bằng một nhánh có hệ số khuyếch đại đơn giản; tức là tín hiệu lối ra là tín
hiệu lối vào nhân với hằng số. Bộ trễ không thể biểu diễn trên lĩnh vực thời gian
bằng hệ số khuyếch đại nhánh. Tuy nhiên, biến đổi-z của độ trễ đơn vị là phép
nhân với thừa số z-1. Nếu chúng ta biểu diễn các phơng trình sai phân bằng các
phơng trình biến đổi-z của chúng, thì tất cả các nhánh có thể đợc đặc trng bằng
các hàm hệ của chúng. Trong trờng hợp này, mỗi hệ số khuyếch đại nhánh có

thể là một hàm số của z; tức là một nhánh trễ đơn vị phải có hệ số nhân là z -1.
Theo qui định, chúng ta biểu diễn các biến số trong một đồ thị dòng tín hiệu
chứ không phải là các biến đôỉ -z của các dãy. Tuy nhiên, để đơn giản ký hiệu,
chúng ta chỉ thị một nhánh trễ bằng cách chỉ ra hệ số khuyếch đại nhánh là z -1,
nhng phải hiểu rằng lối ra của nhánh nh vậy chính là lối vào nhánh bị trễ một
giá trị của dãy. Đồ thị của hình 6.10(b) đợc chỉ ra trên hình 6.11 với qui định
này. Các phơng trình đợc biểu diễn bởi hình 6.11 có dạng nh sau:
w1[n] = aw4[n] + x[n]
(618a)
w2[n] = w1[n]
(6.18b)
w3[n] = b0w2[n] + b1w4[n]
(6.18c)
w4[n] = w2[n-1]
(6.18d)
y[n] = w3[n]
(6.18e)
So sánh hình vẽ 6.10(a) với hình vẽ 6.11 thấy rằng có sự tơng đơng giữa
các nhánh trong giản đồ khối với các nhánh trong đồ thị dòng. Thực vậy, Sự
khác nhau quan trọng giữa hai hình vẽ là các nút trong đồ thị dòng vừa biểu
diễn các điểm phân nhánh vừa biểu diễn các bộ cộng, trong khi ở giản đồ khối
có một biểu tợng đặc biệt dùng cho các bộ cộng. Một điểm phân nhánh trong
giản đồ khối đợc biểu diễn trong đồ thị dòng bằng một nút mà nút này chỉ có
một nhánh đến và một hoặc nhiều nhánh đi ra. Một bộ cộng trong giản đồ khối
đợc biểu diễn trong đồ thị dòng bằng một nút có hai (hoặc nhiều hơn) các
nhánh đến. Do đó, các đồ thị dòng tín hiệu hoàn toàn tơng đơng với các giản đồ
khối nh các biểu diễn hình ảnh của các phơng trình sai phân, nhng chúng đợc
vẽ đơn giản hơn.

164

w[n] b0
x[n]

+

+

y[n]

z-1
a

b1
(a)

nút nguồn 0
x[n]

1

2
w[n]
a

3

5 nút thu
y[n]

nhánh trễ

b1
(b)

Hình 6.10 (a) Biểu diễn giản đồ khối của mạch lọc số bậc nhất
(b) Cấu trúc của đồ thị dòng tín hiệu tơng ứng
với giản đồ khối trong (a)
w1[n]

w2[n] b0 w3[n]
z-1

x[n]
a

y[n]
b1

w4[n]
Hình 6.11 Đồ thị dòng tín hiệu của hình 6.10(b)
với nhánh trễ đợc chỉ thỉ bởi z-1
Cũng giống nh giản đồ khối, chúng có thể đợc biến đổi bằng đồ thị để
làm sáng tỏ các tính chất của hệ thống đã cho. Một khối lợng lớn lý thuyết đồ
thị dòng tín hiệu dang tồn tại có thể đợc áp dụng trực tiếp cho các hệ thống rời
rạc khi chúng đợc biểu diễn dới dạng này. (xem Mason và Zimmermann, 1960;
Chou và Cassignol, 1962; và Philipps and Nagle, 1995). Mặc dù chúng ta sẽ
dùng các đồ thị dòng chủ yếu về giá trị hình ảnh của chúng, tuy nhiên, chúng ta
sẽ sử dụng một số định lý liên quan với đồ thị dòng tín hiệu trong khi xem xét
các cấu trúc khác nhau để thực thi các hệ thống tuyến tính.

Các phơng trình 6.18(a)- 6.18(e) định nghĩa một thuật toán nhiều bớc để
tính toán tín hiệu lối ra của một hệ thống tuyến tính và bất biến với thời gian từ
dãy lối vào x[n]. Ví dụ đó minh họa các quan hệ trớc đó của các số liệu mà nói
chung xuất hiện trong khi thực thi các hệ thống IIR. Các phơng trình 6.18(a)6.18(e) không thể đợc tính trong một trật tự bất kỳ. Các phơng trình 6.18(a) và
6.18(c) yêu cấu các phép nhân và các phép cộng, nhng các phơng trình 6.18(b)
và 6.18(e) đơn thuần là nhắc lại tên của các biến số. Phơng trình 6.18(d) biểu
diễn sự "cập nhật" của các bộ nhớ của hệ thống. Có thể đợc thực thi một cách
đơn giản bằng thay nội dung của bộ ghi nhớ biểu diễn bằng w 4[n] bằng giá trị
của w2[n] , nhng điều này chỉ có thể đợc thực hiện hoặc trớc khi hoặc sau khi

165


đánh giá tất cả các phơng trình khác. Các điều kiện ban đầu bằng không cũng
phải đợc đề cập trong trờng hợp này bằng cách định nghĩa w 2[-1] = 0 hoặc
w4[0] = 0. Rõ ràng, các phơng trình 6.18(a)-6.18(e) phải đợc tính toán theo thứ
tự đã cho, ngoại trừ hai phơng trình sau cùng có thể trao đổi cho nhau hoặc phơng trình 6.18(d) có thể đợc đánh giá đầu tiên.
Đồ thị dòng biểu diễn một hệ thống các phơng trình sai phân, với một
phơng trình đợc viết tại mỗi nút của mạng. Trong trờng hợp của đồ thị dòng
hình 6.11, chúng ta có thể loại đi một số biến số và dễ dàng thu đợc cặp phơng
trình
w2[n] = aw2[n-1] + x[n]
(6.19(a)
y[n] = b0w2[n] + b1w2[n-1]
(6.19(b)
là dạng của các phơng trình 6.15(a) và 6.15(b); tức là dạng trực tiếp II. Thông
thờng, sự biến đổi các phơng trình sai phân của một đồ thị dòng là khó khăn
khi gắn với các biến số lĩnh vực thời gian, do sự phản hồi của các biến số trễ.
Trong các trờng hợp nh vậy, luôn luôn có thể làm việc với biểu diễn biến đổi-z ,
trong đó tất cả cá nhánh là các hệ số khuyếch đại đơn giản. các bài tập 6.1-6.26

minh họa sự sử dụng phép phân tích biến đổi -z của đồ thị dòng để thu đợc các
phơng trình sai phân tơng đơng
Ví dụ 6.3 Xác định hàm hệ từ đồ thị dòng
Để minh họa cho việc sử dụng biến đổi-z để xác định hàm hệ từ
một đồ thị dòng, hãy xét hình 6.12. Đồ thị dòng trong hình vẽ này không
phải là dạng trực tiếp. Do đó, hàm hệ không thể đợc viết ra bằng sự kiểm
chứng của đồ thị. Tuy nhiên, các phơng trình sai phân đợc biểu diễn bởi
đồ thị có thể đợc viết ra bằng cách viết một phơng trình cho giá trị của
mỗi biến số nút theo các biến số nút khác. Có 5 phơng trình là
w1[n] = w4[n] - x[n]
w2[n] = aw1[n]
w3[n] = w2[n] + x[n]
w4[n] = w3[n-1]
y[n] = w2[n] +w4[n]

(6.20a)
(6.20b)
(6.20c)
(6.20d)
(6.20e)

-1 w1[n] a w2[n]

x[n]

y[n]
w3[n]

z-1 w4[n]

Hình 6.12 Đồ thị dòng không ở trong dạng chuẩn

166


Đó là các phơng trình cần đợc sử dụng để thực thi hệ thống dới dạng đợc
mô tả bằng đồ thị dòng. Các phơng trình (6.20a)-(6.20e) có thể đợc biểu
diễn bằng các phơng trình biến đổi -z
w1(z) = w4(z0 - X(z)
w2(z) = aw1(z)
w3(z) = w2(z) + X(z)
w4(z) = z-1w3(z)
Y(z) = w2(z) + w4(z)

(6.21a)
(6.21b)
(6.24c)
(6.21d)
(6.21e)

Chúng ta có thể loại w1(z) và w3(z) khỏi các phơng trình này bằng cách
thế phơng trình (6.21a) vào trong phơng trình (6.21b) và (6.21c) vào
trong (6.21d) sẽ thu đợc
w2(z) = a(w4(z) - X(z))
w4(z) = z-1(w2(z) + X(z))
Y(z) = w2(z) + w4(z)

(6.22a)
(6.22b)
(6.22c)

Từ các phơng trình 6.22(a) và 6.22(b) giải ra tìm đợc w2(z) và w4(z)
a( z 1 1)

w2(z) =
w ư(z) =

1 az 1
z 1 (1 a )
1 az 1

X( z)

(6.23a)

X(z)

(6.23b)

và sau khi thay các phơng trình 6.23(a) và 6.23(b) vào phơng trình
6.22(c), dẫn đến
Y(z) =

a (z 1 1) + z 1 (1 a )
1 az 1

X(z) =

z 1 a
1 az 1

(6.24)

X(z)

Do đó hàm hệ của đồ thị dòng của hình 6.12 là
H( z ) =

z 1 a

(6.25)

1 az 1

Từ đó suy ra rằng đáp ứng xung của hệ thống có dạng
h[n] = an-1u[n-1] - an+1u[n]
và đồ thị dòng dạng trực tiếp I nh đã chỉ trên hình 6.13
-a
x[n]

y[n]
z-1

a

z-1

Hình 6.13 Dạng trực tiếp I tơng đơng của hình 6.12.

167

Ví dụ 6.3 cho thấy làm thế nào để biến đổi -z chuyển các biểu thức trong
lĩnh vực thời gian có mạch phản hồi khó giải thành các phơng trình tuyến tính
có thể giải đợc bằng các kỹ thuật đaị số. Ví dụ cũng chứng tỏ rằng các các biểu
diễn đồ thị dòng khác nhau xác định các thuật tính toán mà các thuật tính toán
này đòi hỏi các số lợng các nguồn tài nguyên tính toán khác nhau . Bằng việc
so sánh các hình vẽ 6.12 và 6.13 với nhau, chúng ta thấy rằng sự thực thi gốc
chỉ đòi hỏi một phép nhân và một phần tử trễ (nhớ), trong khi sự thực thi dạng
trực tiếp I phải yêu cầu hai phép nhânvà hai phần tử trễ. Sự thực thi dạng trực
tiếp II cần ít hơn một phần tử trễ, nhng vẫn cần hai phép nhân.
6.3 Các cấu trúc cơ sở cho các hệ thống IIR
Trong phần 6.1, chúng ta đã đa vào hai cấu trúc khác nhau để để thực thi
một hệ thống tuyến tính bất biến với thời gian với hàm hệ nh trong phơng trình
6.8. Trong phần này, chúng ta trình bầy các biểu diễn đồ thị dòng tín hiệu của
các hệ thống đó, và chúng ta cũng phát triển nhiều cấu trúc mạng đồ thị dòng
tín hiệu tơng đơng khác đợc sử dụng thờng xuyên. Sự thảo luận của chúng ta
làm sáng tỏ một điều là, đối với một hàm hệ đã cho nào đó, có tồn tại rất nhiều
phơng trình sai phân hoặc các cấu trúc mạng tơng đơng. Điểm nổi bật trong
việc lựa chọn trong số các cấu trúc khác nhau đó là ở mức độ phức tạp trong
tính toán. Chẳng hạn, trong một số sự thực thi số, các cấu trúc với các bộ nhân
hằng số ít nhất và các nhánh trễ ít nhất thờng là những cấu trúc đợc a chuộng
nhất. Bởi vì chính các bộ nhân nói chung là một họat động tiêu thụ nhiều thời
gian và tốn kém ở trong phần cứng số và vì mỗi phần tử trễ tơng ứng với một bộ
ghi nhớ. Vì thế, việc giảm số lợng các bộ nhân với hằng số có nghĩa là tăng tốc
độ, và việc giảm số lợng các phần tử trễ có nghĩa là giảm bớt các đòi hỏi về
nhớ.
Khôn ngoan hơn, sự cân bằng các yếu tố khác nhau để đạt sự kết hợp tốt
nhất xuất hiện trong khi thực thi VLSI , ở đấy diện tích của một chip thờng là
một số đo quan trọng của tính chất hiệu quả. Tính mô-đun hóa và sự đơn giản

hóa của số liệu truyền trên chip cũng rất đợc quan tâm trong các thực thi nh
vậy. Trong sự thực thi đa xử lý , sự quan tâm nhất thờng liên quan với sự phân
chia thuật toán và việc thông tin giữa các bộ xử lý với nhau. Sự quan tâm chủ
yếu khác là ảnh hởng của chiều dài bộ ghi hữu hạn và các phép tính số học độ
chính xác hữu hạn. Các ảnh hởng này phụ thuộc vào cái cách mà trong đó các
phép tính toán đợc tổ chức; tức là phụ thuộc vào cấu trúc của đồ thị dòng tín
hiệu. Đôi khi mong muốn sử dụng một cấu trúc không có số lợng cực tiểu các
bộ nhân và các phần tử trễ nếu cấu trúc đó ít nhậy đối với hiệu ứng chiều dài bộ
ghi hữu hạn.
Trong phần này, chúng ta sẽ triển khai một số dạng cấu trúc rất hay đợc
sử dụng để thực thi hệ thống IIR tuyến tính bất biến với thời gian và thu nhận
các biểu diễn đồ thị dòng của chúng.
6.3.1 Các dạng trực tiếp
Trong phần 6.1, chúng ta đã thu đợc các biểu diễn giản đồ khối của các
dạng trực tiếp I (hình 6.3) và dạng trực tiếp II, hoặc dạng trực tiếp chính tắc

168


(hình 6.5), các cấu trúc cho hệ thống tuyến tính bất biến với thời gian mà lối
vào và lối ra của nó thỏa mãn phơng trình sai phân dạng
N

M

k =1

k =0

y[ n] a k y[ n k] = b k x[ n k]

với hàm hệ phân thức tơng ứng

M

H( z ) =

bkz

(6.26)

k

k =0
N

1 akz

(6.27)

k

k =1

Trong hình 6.14, cấu trúc dạng trực tiếp I của hình 6.3 đợc chỉ ra khi sử
dụng các qui định của đồ thị dòng tín hiệu , và hình 6.15 chỉ ra biểu diễn đồ thị
dòng tín hiệu của cấu trúc dạng trực tiếp II của hình 6.5. Để cho tiện, chúng ta
lại giả thiết N = M . Chú ý, chúng ta vẽ đồ thị dòng nh thế nào để mỗi nút
không có nhiều hơn hai lối vào. Một nút trong đồ thị dòng tín hiệu có thể có số
lối vào bất kỳ, nhng , nh đã nói trớc đây, qui định hai lối vào này ở trong một

đồ thị sẽ liên quan chặt chẽ hơn với các chơng trình và các kiến trúc để thực thi
sự tính toán các phơng trình sai phân đợc biểu diễn bằng đồ thị.
Ví dụ 6.4 Minh họa các cấu trúc dạng trực tiếp I và II
Xét hàm hệ
H( z ) =

b0

1 + 2z 1 + z 2

(6.28)

1 0,75z 1 + 0,125z 2

v[n]

x[n]
-1

z
x[n-1]
z-1
x[n-2]

x[n-N+1]

b1

y[n]
z-1

y[n-1]
z-1
y[n-2]

a1

b2

a2

bN-1

aN-1

z-1

y[n-N+1]
z-1

bN

aN

x[n-N]

y[n-N]

Hình 6.14 Đồ thị dòng tín hiệu củacấu trúc dạng trực tiếp I
đối với hệ thống bậc N

169


w[n]

b0

x[n]

y[n]
z

-1

a1

b1
z-1
a2

b2

aN-1

bN-1
z-1

aN

bN

Hình 6.15 Đồ thị dòng tín hiệu của cấu trúc dạng trực tiếp II
đối với hệ thống bậc N

Vì các hệ số trong các cấu trúc dạng trực tiếp tơng ứng trực tiếp
với các hệ số của các đa thức ở tử số và ở mẫu số ( lấy dấu âm
trong mẫu số của của phơng trình 6.27), nên chúng ta có thể vẽ
các cấu trúc này bằng kiểm chứng với sự tham khảo các hình 6.14
và 6.15. Dạng trực tiếp I và dạng trực tiếp II đối với ví dụ này đợc
chỉ ra trên các hình 6.16 và 6.17, tơng ứng .
z-1

x[n]

z-1 y[n]
2

0,78

z-1

z-1
-0,125

Hình 6.16 Cấu trúc dạng trực tiếp I cho ví dụ 6.4
x[n]

y[n]
z

-1

0,75

2
z-1

-0,125
Hình 6.17 Cấu trúc dạng trực tiếp II cho ví dụ 6.4

170


6.3.2 Dạng nối tiếp
Các cấu trúc dạng trực tiếp đã thu đợc trực tiếp từ hàm hệ H(z), đợc viết
nh tỉ số của các đa thức theo biến số z -1nh trong phơng trình (6.27). Nếu
ta khai triển thành thừa số các đa thức ở tử số và ở mẫu số , thì có thể
biểu thị H(z) dới dạng

H( z ) = A

M1

M2

k =1
N1

k =1
N2

1

1
1
* 1
(1 f k z ) (1 g k z )(1 g k z

(1 c k z ) (1 d k z

k =1

k =1

1

)(1 d *k z 1 )

(6.29)

ở đây M = M1 +2M2 và N = N1 + 2N2. Trong biểu thức này, các thừa số
bậc nhất biểu thị các điểm không thực tại f k và các cực điểm thực tại c k,
và các thừa số bậc hai biểu thị các cặp liên hợp phức của các điểm không
tại gk và gk* và các cặp liên hợp phức của các cực điểm tại d k và dk*. Điều
đó biểu thị sự phân bố tổng quát nhất của các cực điểm và của các điểm
không khi tất cả các hệ số trong phơng trình (6.27) là thực. Phơng trình
(6.29) gợi ý một lớp các cấu trúc gồm sự nối tiếp các hệ thống bậc nhất
và bậc hai. Có sự tự do đáng kể trong việc lựa chọn các thành phần của
các hệ thống con để trong các thành phần đó các hệ thống con đợc mắc
nối tiếp với nhau. Tuy nhiên, trong thực tế thờng muốn thực thi sự mắc
nối tiếp bằng cách sử dụng tối thiểu sự lu trữ và tính toán. Cấu trúc môđun là một cấu trúc u việt cho nhiều loại thực thi nhận đợc nhờ sự phối

hợp các cặp thừa số thực và các cặp liên hợp phức vào trong các thừa số
bậc hai sao cho phơng trình (6.29) có thể đợc biểu thị nh sau
Ns b

H( z ) =

k =1

ok

+ b 1k z 1 + b 2 k z 2

1 a 1k z 1 a 2 k z 2

(6.30)

ở đây Ns = [(N+1)/2] là số nguyên lớn nhất chứa trong (N+1)/2.Khi viết
H(z) dới dạng này, chúng ta đã giả thiết rằng M N và các cực điểm và
các điểm không là những số thực đã đợc kết hợp với nhau thành cặp.
Nếu có số lẻ các điểm không là số thực, thì một trong các hệ số b 2k sẽ
bằng không. Cũng nh vậy, nếu có số lẻ các cực điểm là những số thực,
thì một trong các hệ số a2k sẽ bằng không . Các tầng bậc hai thành phần
có thể đợc thực thi bằng cách sử dụng các cấu trúc dạng trực tiếp : tuy
nhiên, các thảo luận trớc đây chỉ ra rằng chúng ta có thể thực thi một cấu
trúc nối tiếp với số lợng cực tiểu các bộ nhân và số lợng cực tiểu các
phần tử trễ nếu chúng ta sử dụng dạng trực tiếp II cho mỗi tầng bậc hai.
Cấu trúc nối tiếp cho một hệ thống bậc sáu sử dụng ba tầng bậc hai dạng
trực tiếp II đợc chỉ ra trên hình 6.18. Các phơng trình sai phân đợc biểu
diễn bằng cách ghép nối tiếp các tầng bậc hai dạng trực tiếp II tổng quát
có dạng

171


y0[n] = x[n]
wk[n] = a1kwk[n-1] + a2kwk[n-2] + yk-1n],
k = 1,2,..., Ns
yk[n] = b0kwk[n] + b1kwk[n-1] + b2kwk[n-2],
k = 1,2,..., Ns
y[n] = yNs[n],
w1[n] b01 y1[n]

w2[n] b02 y2[n]

z-1

x[n]
a11

b11
z

a21

a12
a22

(6.31d)

z-1

b12

z
b21

(6.31c)

w3[n] b03 y3[n]

z-1

-1

(6.31a)
(6.31b)

a13

-1

b13
z

b22

y[n]

-1

a23

b23

Hình 6.18 Cấu trúc nối tiếp cho một hệ thống bậc sáu với sự
thực hiện dạng trực tiếp II của mỗi hệ thống con bậc hai
Dễ dàng nhận thấy rằng về mặt lý thuyết có rất nhiều hệ thống tơng đơng nhau có thể thu đợc bằng cách ghép cặp các cực điểm và các
điểm không theo các cách khác nhau và bằng cách sắp xếp thứ tự các
tầng bậc hai trong các cách khác nhau. Thực vậy, nếu có N s tầng bậc hai,
thì có Ns! ( Ns giai thừa) sự tạo cặp của các cực điểm với các điểm không
và Ns! cách sắp xếp thứ tự các tầng bậc hai tạo thành, hay tổng cộng có
(Ns!)2 cách tạo cặp và cách sắp xếp thứ tự khác nhau. Mặc dù tất cả các
hệ thống đều có hàm hệ tổng thể và quan hệ vào - ra tơng ứng là nh nhau
khi sử dụng các phép tính số học với độ chính xác vô hạn, nhng các tính
chất của chúng với các phép tính số học có độ chính xác hữu hạn có thể
hoàn toàn khác nhau, nh chúng ta sẽ thấy trong phần 6.8.
Ví dụ 6.5 Minh họa các cấu trúc nối tiếp
Một lần nữa, hãy xét hàm hệ của phơng trình (6.28). Bởi vì đây là
một hệ thống bậc hai, nên cấu trúc đối với các tầng bậc hai dạng trực
tiếp II rút gọn thành cấu trúc của hình 6.17. Ngoài ra, để minh họa cấu
trúc nối tiếp, chúng ta có thể sử dụng các hệ thống bậc nhất bằng cách
biểu thị H(z) nh là tích của các thừa số bậc nhất, nh trong biểu thức sau

H( z ) =

1 + 2 z 1 + z 2
1 0,75z 1 + 0,125z 2

=

(1 + z )(1 + z )

1

1

(1 0,5z 1 )(1 0,25z 1 )

6.32)

Vì tất cả các cực điểm và các điểm không là những số thực, nên cấu trúc
nối tiếp với các tầng bậc nhất có các hệ số thực. Nếu các cực điểm hoặc
các điểm không là phức , thì chỉ có một tầng bậc hai có các hệ số thực.
Hình 6.19 chỉ ra hai cấu trúc nối tiếp tơng đơng, mỗi cái đều có hàm hệ

172


cho trong phơng trình (6.32). các phơng trình sai phânđợc biểu diễn bởi
các đồ thị dòng ở trong hình vẽ có thể đợc viết ra một cách dễ dàng . Bài
toán 6.22 đề cập đến việc tìm các cấu hình của hệ thống tơng đơng khác.

x[n]

z-1

z-1

z-1

z -1 y[n]

0,5

0,25
(a)

x[n]

y[n]
z

-1

z

0,5

-1

0,25

Hình 6.19 Các cấu trúc nối tiếp cho ví dụ 6.5.
(a) Các hệ thống con dạng trực tiếp I.
(b) Các hệ thống con dạng trực tiếp II.
Chú giải cuối cùng là về các định nghĩa của chúng tôi đối với hàm hệ
của dạng nối tiếp. Nh đã định nghĩa trong phơng trình (6.30), mỗi tầng bậc hai
có 5 bộ nhân với hằng số . Để so sánh, chúng ta hãy giả thiết rằng M = N trong
H(z) nh đã cho bởi phơng trình (6.27), và hơn thế nữa, giả thiết rằng N là một
số nguyên chẵn, để sao cho Ns = N/2. Khi đó, các cấu trúc dạng trực tiếp I và II
có 2N + 1 bộ nhân hằng số, trong khi cấu trúc dạng nối tiếp đợc gợi ý bởi phơng trình (6.30) có 5N/2 bộ nhân hằng số. Đối với hệ thống bậc 6 trong hình
6.18, chúng ta yêu cầu tổng cộng 15 bộ nhân, trong khi các dạng trực tiếp tơng

đơng yêu cầu 13 bộ nhân. Sự định nghĩa khác của dạng nối tiếp là
Ns 1 +

H( z ) = b 0

b1k z 1 + b 2 k z 2

k =11 a 1k z

1

a 2 k z 2

(6.33)

ở đây b0 là hệ số dẫn trong đa thức tử số của phơng trình (6.27) và
b1k = b ik / b 0 k với i = 1,2 và k= 1, 2, . . . , N s. Dạng này của H(z) gợi ý sự nối
tiếp của các tầng bậc hai bốn - bộ nhân, với hệ số khuyếch đại tổng thể bằng
hằng số b0. Dạng nối tiếp này có cùng số lợng các bộ nhân hằng số nh các cấu
trúc dạng trực tiếp . Nh đã đợc thảo luận trong phần 6.8 , các tầng bậc hai năm bộ nhân thờng đợc sử dụng với các phép tính số học dấu phẩy cố định, bởi vì
chúng có thể phân bố hệ số khuyếch đại của hệ thống và do đó điều khiển đ ợc
độ lớn của tín hiệu tại các điểm tới hạn khác nhau trong hệ thống. Khi các phép
tính số học dấu phẩy động đợc sử dụng và vùng động lực không còn là

173


vấn đề, thì các tầng bậc hai bốn - bộ nhân có thể đợc sử dụng để làm giảm lợng
tính toán. Các kết quả còn đợc đơn giản hóa hơn nữa đối với các điểm không
nằm trên vòng tròn đơn vị. Trong trờng hợp này, b2k = 1, và chúng ta chỉ cần 3

bộ nhân trên mỗi tầng bậc hai.
6.3.3 Dạng song song
Khác với sự khai triển các đa thức ở tử số và ở mẫu số của H(z) , chúng
ta có thể biểu thị một hàm hệ nh đã cho bởi các phơng trình (6.27) hoặc (6.29)
nh một phép khai triển phân thức riêng phần dới dạng
Np

N1

k =0

k =1 1 c k z

Ak

H(z ) = C k z 1 +

N2

1

+

B k (1 e k z 1 )

k =1 (1 d k z

1

)(1 d *k z 1 )

(6.34)

ở đây N = N1 + 2N2. Nếu N M, thì khi đó Np = M - N; nói cách khác tổng đầu
tiên trong phơng trình (6.34) không đợc kể tới. Nếu các hệ số a k và bk là những
số thực trong phơng trình (6.27), thì khi đó các đại lợng Ak,Bk, Ck, ck, và ek tất
cả đều là những số thực. Trong dạng này, hàm hệ có thể đợc giải thích nh sự
biểu diễn một tổ hợp song song của các hệ thống IIR bậc nhất và bậc hai, với N p
đờng trễ đã đợc định mức . Ngoài ra , chúng ta có thể nhóm các cực điểm thực
thành cặp , sao cho H(z) có thể đợc biểu thị nh sau
e 0 k + e1k z 1

Np

Ns

k =0

k =1 1 a 1k z

H( z ) = C k z k +

1

a 2 k z 2

(6.35)

ở đây, nh trong dạng nối tiếp, N s = [(N+1)/2] là số nguyên lớn nhất chứa trong
(N + 1)/2 , và nếu Np = M - N là âm, thì tổng đầu tiên không có mặt. Ví dụ điển

hình đối với N = M = 6 đợc chỉ ra trên hình 6.20. Các phơng trình sai phân tổng
quát đối với dạng song song với các tầng bậc hai dạng trực tiếp II là
wk[n] = a1kwk[n-1] + a2kwk[n-2] + x[n], k = 1, 2,..., Ns
yk[n] = e0kwk[n] + e1kwk[n-1],

k = 1,2,. . . , Ns

Np

Ns

k =1

k =1

y[ n] = C k x[ n k ] + y k [ n]

(6.36a)
(6.36b)
(6.36c)

Nếu M < N, thì khi đó tổng đầu tiên trong phơng trình (6.36c) không
đợc tính đến.

C0

174


w1[n] e01 y1[n]

a11

z-1 e11

a21

z-1
w2[n] e02 y2[n]

x[n]

y[n]
z-1
a12

e12
z-1

a22

w3[n] e03 y3[n]
z-1
a13
a23

e13
z-1

Hình 6.20 Cấu trúc dạng song song đối với hệ thống
bậc sáu ( N=M =6) với các cực điểm thực và phức đợc tạo cặp

Ví dụ 6.6 Minh họa các cấu trúc dạng song song
Lại xét hàm hệ đã sử dụng trong các ví dụ 6.4 và 6.5. Đối với
dạng song song, chúng ta phải biểu thị H(z) hoặc dới dạng của phơng
trình (6.34) hoặc dới dạng của phơng trình (6.35). Nếu chúng ta sử dụng
các tầng bậc hai
H( z ) =

1 + 2 z 1 + z 2
1 0,75z 1 + 0,125z 2

= 8+

7 + 8z 1
1 0,75z 1 + 0,125z 2

(6.37)

Sự thực hiện dạng song song đối với ví dụ này với một tầng bậc hai đợc
chỉ ra trên hình 6.21.
Bởi vì tất cả các cực điểm là những số thực, nên chúng ta có thể
thu đợc sơ đồ dạng song song khác bằng cách khai triển H(z) nh sau
H( z ) = 8 +

18
1 0,5z

175

1

25
1 0,25z 1

(6.38)


Dạng song song thu đợc với các tầng bậc nhất đợc chỉ ra trên hình 6.22.
Nh trong trờng hợp tổng quát, các phơng trình sai phân đợc biểu diễn bởi
cả hình 6.21 lẫn hình 6.22 có thể đợc viết ngay bằng sự kiểm chứng.
8
x[n]

y[n]
-7
z-1
0,75

8
z-1

-0,125
Hình 6.21 Cấu trúc dạng song đối với ví dụ 6.6 dùng 1 hệ thống bậc hai
8
x[n]

18

y[n]

z-1
0,5
-25
z-1
0,25
Hình 6.22 Cấu trúc dạng song song đối với ví dụ 6.6
dùng các hệ thống bậc nhất
6.3.4 Phản hồi trong các hệ thống IIR .
Tất cả các đồ thị dòng của phần này đều có vòng phản hồi; tức là chúng
có đờng khép kín mà nó bắt đầu từ một nút và quay trở lại nút đó bởi các
nhánh ngang theo hớng của mũi tên chỉ. Một cấu trúc nh vậy trong đồ thị dòng
hàm ý rằng một biến số của nút ở trong vòng phản hồi phụ thuộc trực tiếp hoặc
gián tiếp vào chính nó. Một ví dụ đơn giản đợc chỉ ra trên hình 6.23(a), biểu
diễn phơng trình sai phân
y[n] = ay[n-1] + x[n]

176

(6.39)


Các vòng nh vậy là cần ( nhng cha đủ) để phát ra các đáp ứng xung dài
vô hạn. Trong trờng hợp nh vậy, một đờng bất kỳ từ lối vào tới lối ra có thể đi
ngang qua mỗi phần tử trễ chỉ một lần. Do đó, độ trễ lớn nhất giữa lối vào và lối
ra có thể xảy ra đối với một đờng mà đờng đó đi ngang qua tất cả các phần tử
trễ ở trong mạng. Vì thế, đối với một mạng không có vòng phản hồi, thì đáp
ứng xung không dài hơn số lợng tổng cộng của các phần tử trễ ở trong mạng.
Từ đó, chúng ta kết luận rằng nếu một mạng không có vòng phản hồi, thì khi đó
hàm hệ chỉ có các điểm không ( ngoại trừ cực điểm tại z = 0), và số lợng các

điểm không có thể không nhiều hơn số lợng các phần tử trễ ở trong mạng.
x[n]

y[n]
a

z

-1

(a)
x[n]

y[n]
z-1
a
-a2
z-1
(b)

x[n]

y[n]
a
(c)

Hình 6.23 (a) Hệ thống có vòng phản hồi
(b) Hệ thống FIR với vòng phản hồi
(c) Hệ thống không thể tính đợc
Trở lại với ví dụ đơn giản hình 6.23(a), chúng ta thấy rằng khi lối vào là

một dãy xung thì mẫu lối vào đơn lu hành một cách liên tục ở trong vòng phản
hồi với biên độ hoặc tăng lên ( nếu |a| > 1) hoặc giảm đi (nếu |a| < 1) do đợc
nhân với hằng số nhân a, vì thế đáp ứng xung là h[n] = a nu[n]. Đó chính là cách
mà phản hồi có thể tạo ra đáp ứng xung dài vô hạn.
Nếu hàm hệ có các cực điểm, thì giản đồ khối tơng ứng hoặc giản đồ
dòng tín hiệu sẽ có vòng phản hồi . Nói cách khác, không có cực điểm ở trong
hàm hệ sẽ không có vòng phản hồi ở trong mạng, đủ để đáp ứng xung dài vô
hạn. Hình 6.23(b) chỉ ra một mạng với một vòng phản hồi , nhng với một đáp
ứng xung dài hữu hạn. Đó là vì cực điểm của hàm hệ đã loại bỏ một điểm
không; tức là đối với hình 6.23(b) hàm hệ có dạng

177


H( z ) =

1 a 2 z 2
1 az

1

=

(1 az 1 )(1 + az 1 )
1 az

1

= 1 + az 1

(6.40)

Đáp ứng xung của hệ thống này là h[n] = [n] + a[n-1]. Hệ thống này là
một ví dụ đơn giản của một lớp tổng quát các hệ thống FIR đợc gọi là các hệ
thống lấy mẫu tần số. Lớp các hệ thống này đợc khảo sát chi tiết hơn trong các
bài toán 6.30 và 6.37.
Các vòng phản hồi trong một mạng đặt ra các vấn đề đặc biệt trong khi
thực thi các tính toán đợc bao hàm bởi mạng. Nh chúng ta đã thảo luận, có thể
tính các biến số của nút trong một mạng một cách tuần tự sao cho tất cả các giá
trị cần thiết có thể đợc vận dụng khi cần. Trong một số trờng hợp, không có
cách nào sắp xếp trật tự các phép tính toán để các biến số nút của đồ thị dòng
có thể đợc tính toán theo tuần tự. Một mạng nh thế đợc gọi là không thể tính
toán ( Crochiere and Oppenheime, 1975), Một mạng không thể tính toán đợc
chỉ ra trên hình 6.23(c). Phơng trình sai phân đối với mạng này là
y[n] = ay[n] + x[n]

(6.41)

Trong dạng này, chúng ta không thể tính y[n] bởi vì phía tay phải của
phơng trình này bao gồm đại lợng mà chúng ta muốn tính. Sự thật thì một đồ thị
dòng là không thể tính toán không có nghĩa là các phơng trình đợc biểu diễn
bởi đồ thị dòng không thể giải đợc; Thật vậy, nghiệm của phơng trình 6.41 là
y[n] = x[n]/(1 - a). Thật đơn giản, điều đó có nghĩa là đồ thị dòng không biểu
diễn một hệ các phơng trình sai phân mà có thể đợc giải một cách lần lợt đối
với các biến số nút. Chìa khóa cho sự tính toán của một đồ thị dòng là tất cả các
vòng phản hồi phải chứa ít nhất một phần tử trễ đơn vị. Nh vậy, trong khi thực
thi biểu diễn đồ thị dòng của các hệ thống tuyến tính bất biến với thời gian,
chúng ta phải chú ý không tạo ra các vòng phản hồi không có các phần tử trễ.
Bài toán 6.28 gắn liền với một hệ thống có một vòng phản hồi không có phần tử
trễ. Bài toán 6.45 chỉ ra làm thế nào để có thể đa vào vòng phản hồi không có

phần tử trễ.
6.4 Các dạng chuyển vị
Lý thuyết các đồ thị dòng tín hiệu tuyến tính cung cấp rất nhiều thủ tục
để biến đổi các đồ thị nh thế thành các dạng khác nhau mà hàm hệ tổng thể
giữa lối vào và lối ra không bị thay đổi. Một trong các thủ tục đó, đợc gọi là đồ
thị dòng nghịch đảo hoặc sự chuyển vị đa đến các cấu trúc hệ thống chuyển vị
hữu ích so với các cấu trúc đã thảo luận trong phần trớc.
Chuyển vị đồ thị dòng đợc thực hiện bằng sự đảo ngợc hớng của tất cả
các nhánh ở trong mạng trong khi vẫn giữ nguyên độ truyền dẫn của nhánh và
đảo ngợc vai trò của lối vào và lối ra sao cho các nút nguồn trở thành các nút
thu và ngợc lại. Đối với các hệ thống chỉ có một lối vào và một lối ra, thì đồ thị
dòng kết quả có cùng hàm hệ nh đồ thị gốc nếu các nút lối vào và lối ra trao đổi
cho nhau. Mặc dù chúng ta không chứng minh về mặt công thức kết quả này ở
đây2, nhng chúng ta sẽ chỉ ra rằng điều đó có giá trị đối với hai ví dụ sau đây

178