THIẾT kế CHIP THỰC HIỆN TRỪ 8 BIT (có layout)

THIẾT KẾ CHIP THỰC HIỆN TRỪ 8 BIT


MỤC LỤC
DANH MỤC CÁC HÌNH VẼ............................................................................................VI
DANH MỤC CÁC BẢNG BIỂU...................................................................................VIII
DANH MỤC CÁC TỪ VIẾT TẮT...................................................................................IX
CHƯƠNG 1. TÌM HIỂU VỀ NGÔN NGỮ LẬP TRÌNH, PHẦN CỨNG VÀ PHẦN
MỀM THIẾT KẾ CHIP.......................................................................................................1
1.1

TÌM HIỂU VỀ NGÔN NGỮ LẬP TRÌNH PHẦN CỨNG VHDL [1]......................................1

1.1.1

Lịch sử và mục đích ra đời của ngôn ngữ VHDL...............................................1

1.1.2

Một số ưu điểm của ngôn ngữ VHDL so với các ngôn ngữ khác.......................2

1.2

TÌM HIỂU VỀ PHẦN MỀM THIẾT KẾ VÀ VIẾT NGÔN NGỮ VHDL QUARTUS II.............3

1.2.1

Giới thiệu chung.................................................................................................3

1.2.2

Khả năng thiết kế logic của Quartus II...............................................................4

1.3

TÌM HIỂU VỀ PHẦN MỀM THIẾT KẾ LAYOUT IC L-EDIT [3]........................................5

1.3.1

Tổng quang về thiết kế Layout............................................................................5

1.3.2

Các thanh công cụ và vùng làm việc của L-Edit................................................6

1.4

TÌM HIỂU VỀ KIT DE2 [4]..........................................................................................7

1.4.1

Giới thiệu............................................................................................................7

1.4.2

Các chức năng trên KIT DE2 :...........................................................................8

CHƯƠNG 2. XÂY DỰNG NGUYÊN LÍ VÀ THIẾT KẾ MẠCH...............................10
2.1

CÁC THUẬT TOÁN SỐ HỌC VÀ VẼ SƠ ĐỒ MẠCH LOGIC CHO PHÉP TRỪ [5]...............10

2.1.1

Mạch trừ bán phần............................................................................................10

2.1.2

Mạch trừ toàn phần...........................................................................................11

2.2

SƠ ĐỒ KHỐI VÀ NGUYÊN LÍ HOẠT ĐỘNG CỦA MẠCH................................................12

2.3

THIẾT KẾ LAYOUT CHO CHIP BẰNG L-EDIT.............................................................13

2.3.1

Chuyển sơ đồ mạch theo công nghệ Cmos 0.5µm............................................13

2.3.2

Thiết kế Layout cho chip theo công nghệ Cmos 0.5µm....................................14

CHƯƠNG 3. KẾT QUẢ MÔ PHỎNG VÀ KIỂM TRA THỰC TẾ TRÊN KIT.......20


3.1

KẾT QUẢ MÔ PHỎNG TRÊN QUARTUS II...................................................................20

3.1.1

Mô phỏng dạng sóng.........................................................................................20

3.1.2

Đánh giá Power, Delay, Tài nguyên sử dụng....................................................20

3.2

KIỂM TRA MẠCH THỰC TẾ TRÊN KIT DE2...............................................................23

CHƯƠNG 4. KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN................................................26
4.1

KẾT LUẬN..............................................................................................................26

4.2

HƯỚNG PHÁT TRIỂN...........................................................................................26

TÀI LIỆU THAM KHẢO..................................................................................................27


DANH MỤC CÁC HÌNH VẼ
HÌNH 1-1: PHẦN MỀM QUARTUS II [2]........................................................................4
HÌNH 1-2: BIỂU TƯỢNG PHẦN MỀM L-EDIT............................................................5
HÌNH 1-3: CÁC THANH CÔNG CỤ CỦA L-EDIT........................................................6

HÌNH 1-4: GIAO DIỆN LÀM VIỆC CỦA L-EDIT.........................................................7
HÌNH 1-5 : KIT DE2.............................................................................................................8
HÌNH 2-1 : THIẾT KẾ SCHEMATIC CHO MẠCH TRỪ BÁN PHẦN....................10
HÌNH 2-2 : THIẾT KẾ SCHEMATIC CHO MẠCH TRỪ TOÀN PHẦN.................12
HÌNH 2-3: THIẾT KẾ SCHEMATIC SƠ ĐỒ KHỐI CỦA MẠCH TRỪ 8 BIT.......12
HÌNH 2-3: THIẾT KẾ SCHEMATIC LOGIC MẠCH TRỪ BÁN PHẦN THEO
CÔNG NGHỆ CMOS.........................................................................................................13
HÌNH 2-4 : THIẾT KẾ SCHEMATIC LOGIC MẠCH TRỪ TOÀN PHẦN THEO
CÔNG NGHỆ CMOS.........................................................................................................14
HÌNH 2-5: SƠ ĐỒ TẾ BÀO CỦA CỔNG NOT [6]........................................................14
HÌNH 2-6: THIẾT KẾ LAYOUT CHO CỔNG NOT....................................................15
HÌNH 2-7: SƠ ĐỒ TẾ BÀO CỦA CỔNG NAND 2 [7]..................................................15
HÌNH 2-8: THIẾT KẾ LAYOUT CHO CỔNG NAND 2..............................................15
HÌNH 2-9: SƠ ĐỒ TẾ BÀO CỦA CỔNG NAND 3 [8]..................................................16
HÌNH 2-10: THIẾT KẾ LAYOUT CHO CỔNG NAND 3............................................16
HÌNH 2-11: SƠ ĐỒ TẾ BÀO CỔNG NAND 4 [9]..........................................................16
HÌNH 2-12: THIẾT KẾ LAYOUT CHO CỔNG NAND 4............................................17
HÌNH 2-13: SƠ ĐỒ TẾ BÀO CỦA CỔNG NOR 2 [10].................................................17
HÌNH 2-14: THIẾT KẾ LAYOUT CHO CỔNG NOR 2...............................................17
HÌNH 2-15: THIẾT KẾ LAYOUT MẠCH TRỪ BÁN PHẦN.....................................18
HÌNH 2-16: THIẾT KẾ LAYOUT MẠCH TRỪ TOÀN PHẦN..................................18


HÌNH 2-17: THIẾT KẾ LAYOUT CHO CHIP..............................................................19
HÌNH 2-18: THỰC HIỆN ĐÁNH GIÁ DRC CHO LAYOUT......................................19
HÌNH 3-1: KẾT QUẢ MÔ PHỎNG DẠNG SÓNG TRÊN QUARTUS II.................20
HÌNH 3-2: ĐÁNH GIÁ POWER CỦA CHIP.................................................................21
HÌNH 3-3: ĐÁNH GIÁ DELAY CỦA CHIP...................................................................21
HÌNH 3-4: ĐÁNH GIÁ TÀI NGUYÊN SỬ DỤNG CỦA CHIP...................................22
HÌNH 3-5: GÁN GIÁ TRỊ NGÕ VÀO VÀ RA LÊN CHÂN KIT DE2.......................23

HÌNH 3-6: KIỂM TRA KẾT QUẢ TRÊN KIT DE2......................................................23
HÌNH 3-7: KIỂM TRA KẾT QUẢ TRÊN KIT DE2......................................................24
HÌNH 3-8: KIỂM TRA KẾT QUẢ TRÊN KIT DE2......................................................24
HÌNH 3-9: KIỂM TRA KẾT QUẢ TRÊN KIT DE2......................................................25


DANH MỤC CÁC BẢNG BIỂU
BẢNG 2-1 : BẢNG TRẠNG THÁI CỦA PHÉP TRỪ BÁN PHẦN.............................10
BẢNG 2-2: BẢNG TRẠNG THÁI CỦA PHÉP TRỪ TOÀN PHẦN...........................11


DANH MỤC CÁC TỪ VIẾT TẮT

HDL

Hardware Description Language

VHDL

Very High Speed Intergrated Circuit Hardware Description Language

AHDL

Altera HDL

IBM

International Business Machines

IEEE

Institute of Electrical and Electronics Engineers

CMOS

Complementary Metal-Oxide-Semiconductor

DRC

Design Rule Check


Trang 1/27

CHƯƠNG 1.

TÌM HIỂU VỀ NGÔN NGỮ LẬP TRÌNH, PHẦN CỨNG
VÀ PHẦN MỀM THIẾT KẾ CHIP

1.1Tìm hiểu về ngôn ngữ lập trình phần cứng VHDL [1]
1.1.1 Lịch sử và mục đích ra đời của ngôn ngữ VHDL
 VHDL là viết tắt của cụm từ (Very High Speed Intergrated Circuit Hardware
Description Language) - ngôn ngữ mô phỏng phần cứng cho các mạch tích
hợp tốc độ rất cao. VHDL là ngôn ngữ mô phỏng phần cứng được phát triển
dùng cho chương trình VHSIC (Very High Speed Intergrated Circuit) của Bộ
quốc phòng Mỹ. Mục tiêu của việc phát triển VHDL là có được một ngôn
ngữ mô phỏng phần cứng tiêu chuẩn và thống nhất cho phép phát triển thử
nghiệm các hệ thống số nhanh hơn cũng như cho phép dễ dàng đưa các hệ
thống đó vào ứng dụng trong thực tế. Ngôn ngữ VHDL được ba công ty
Intermetics, IBM và Texas Instruments bắt đầu nghiên cứu phát triển vào

7/1983. Phiên bản đầu tiên được công bố vào 8/1985. Sau đó VHDL được đề
xuất để tổ chức IEEE xem xét thành một tiêu chuẩn. Năm 1987, đã đưa ra


tiêu chuẩn về VHDL – tiêu chuẩn IEEE-1076-1987.
VHDL được phát triển để giải quyết các khó khăn trong việc phát triển, thay
đổi và lập tài liệu cho các hệ thống số, một hệ thống số có rất nhiều tài liệu
mô tả. Ðể có thể vận hành bảo trì sửa chữa một hệ thống ta cần tìm hiểu tài
liệu đó kỹ lưỡng. Với một ngôn ngữ mô phỏng phần cứng tốt việc xem xét
các tài liệu mô tả trở nên dễ dàng hơn vì bộ tài liệu đó có thể được thực thi
để mô phỏng hoạt động của hệ thống, có thể xem xét toàn bộ các phần tử của



hệ thống hoạt động trong một mô hình thống nhất.
Trước khi VHDL ra đời, có nhiều ngôn ngữ mô phỏng phần cứng được sử
dụng nhưng không có một tiêu chuẩn thống nhất. Các ngôn ngữ mô phỏng
phần cứng đó được phát triển để phục vụ các bộ mô phỏng chạy chúng. Vì
các ngôn ngữ mô phỏng phần cứng đó được các nhà cung cấp thiết bị phát
triển, nên mang các đặc trưng gắn với các thiết bị của nhà cung cấp đó và
thuộc sở hữu của nhà cung cấp.

Thiết kế chip thực hiện trừ 8 bit


Trang 2/27



Trong khi đó, VHDL được phát triển như một ngôn ngữ độc lập không gắn

với bất kỳ một phương pháp thiết kế, bộ mô phỏng hay công nghệ phần cứng
nào. Người thiết kế có thể tự do lựa chọn công nghệ, phương pháp thiết kế
trong khi vẫn sử dụng một ngôn ngữ duy nhất.

1.1.2 Một số ưu điểm của ngôn ngữ VHDL so với các ngôn ngữ khác
 Tính công cộng: VHDL được phát triển dưới sự bảo trợ của chính phủ Mỹ và
hiện nay là một tiêu chuẩn của IEEE, VHDL không thuộc sở hữu của bất kỳ
cá nhân hay tổ chức nào. Do đó VHDL được hỗ trợ của nhiều nhà sản xuất
thiết bị cũng như nhiều nhà cung cấp công cụ thiết kế mô phỏng hệ thống.
Ðây là một ưu điểm nổi bật của VHDL, giúp VHDL trở nên ngày càng phổ


biến.
Khả năng hỗ trợ nhiều công nghệ và phương pháp thiết kế: VHDL cho phép
thiết kế bằng nhiều phương pháp như phương pháp thiết kế từ trên xuống,
hay từ dưới lên dựa vào các thư viện có sẵn. Như vậy VHDL có thể phục vụ
tốt cho nhiều mục đích thiết kế khác nhau, từ việc thiết kế các phần tử phổ



biến đến việc thiết kế các IC ứng dụng đặc biệt (Application Specified IC).
Ðộc lập với công nghệ: VHDL hoàn toàn độc lập với công nghệ chế tạo phần
cứng. Một mô tả hệ thống dùng VHDL thiết kế ở mức cổng có thể được
chuyển thành các bản tổng hợp mạch khác nhau tuỳ thuộc vào công nghệ chế
tạo phần cứng nào được sử dụng (dùng cMOS, nMOS, hay GaAs). Ðây cũng
là một ưu điểm quan trọng của VHDL nó cho phép người thiết kế không cần
quan tâm đến công nghệ phần cứng khi thiết kế hệ thống, như thế khi có một
công nghệ chế tạo phần cứng mới ra đời nó có thể được áp dụng ngay cho



các hệ thống đã thiết kế.
Khả năng mô tả mở rộng: VHDL cho phép mô tả hoạt động của phần cứng
từ mức hệ thống số (hộp đen) cho đến mức cổng. VHDL có khả năng mô tả
hoạt động của hệ thống trên nhiều mức nhưng chỉ sử dụng một cú pháp chặt
chẽ thống nhất cho mọi mức. Như thế ta có thể mô phỏng một bản thiết kế
bao gồm cả các hệ con được mô tả ở mức cao và các hệ con được mô tả chi
tiết.

Thiết kế chip thực hiện trừ 8 bit


Trang 3/27



Khả năng trao đổi kết quả: Vì VHDL là một tiêu chuẩn được chấp nhận, nên
một mô hình VHDL có thể chạy trên mọi bộ mô phỏng đáp ứng được tiêu
chuẩn VHDL và các kết quả mô tả hệ thống có thể được trao đổi giữa các
nhà thiết kế sử dụng công cụ thiết kế khác nhau nhưng cùng tuân theo chuẩn
VHDL. Hơn nữa, một nhóm thiết kế có thể trao đổi mô tả mức cao của các
hệ thống con trong một hệ thống; trong khi các hệ con đó được thiết kế độc



lập.
Khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại các thiết
kế: VHDL được phát triển như một ngôn ngữ lập trình bậc cao, vì vậy nó có
thể sử dụng để thiết kế một hệ thống lớn với sự tham gia của một nhóm
nhiều người. Bên trong ngôn ngữ VHDL có nhiều tính năng hỗ trợ việc quản

lý, thử nghiệm và chia sẻ thiết kế. VHDL cũng cho phép dùng lại các phần
đã có sẵn.

1.2 Tìm hiểu về phần mềm thiết kế và viết ngôn ngữ VHDL Quartus II
1.1.3 Giới thiệu chung
Quartus II là công cụ phần mềm phát triển của hãng Altera, cung cấp môi
trường thiết kế toàn diện cho các thiết kế SOPC (System On a Programmable
Chip - hệ thống trên 1 chip khả trình). Đây là phần mềm đóng gói tích hợp
đầy đủ phục vụ cho thiết kế logic với các linh kiện logic khả trình PLD của
Altera, gồm các dòng APEX, Cyclone, FLEX, MAX, Stratix...
1.1.4 Khả năng thiết kế logic của Quartus II
 Môi trường thiết kế gồm các bản vẽ, sơ đồ khối, công cụ soạn thảo các ngôn








ngữ: AHDL, VHDL, và Verilog HDL.
Thiết kế LogicLock.
Là công cụ mạnh để tổng hợp logic.
Khả năng mô phỏng chức năng và thời gian, phân tích thời gian.
Phân tích logic nhúng với công cụ phân tích SignalTap@ II.
Cho phép xuất, tạo và kết nối các file nguồn để tạo ra các file chương trình.
Tự động định vị lỗi.
Khả năng lập trình và nhận diện linh kiện.

Thiết kế chip thực hiện trừ 8 bit

Trang 4/27



Sử dụng bộ tích hợp NativeLink@ với các công cụ thiết kế cung cấp việc
truyền thông tin liền mạch giữa Quartus với các công cụ thiết kế phần cứng



EDA khác.
Đọc các file mạch (Netlist) EDIF chuẩn, VHDL và Verilog HDL cũng như



tạo ra các file netlist này.
Môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã, biên dịch, soát
lỗi, mô phỏng...

Hình 1-1: Phần mềm Quartus II [2]

1.3 Tìm hiểu về phần mềm thiết kế Layout IC L-Edit [3]
1.1.5 Tổng quang về thiết kế Layout
L-Edit là chương trình chuyên dùng thiết kế layout cho vi mạch một cách
nhanh chóng và hiệu quả. L-Edit sử dụng các phần tử được vẽ trên các lớp để
đại diện cho các mặt nạ sử dụng trong quá trình sản xuất vi mạch. Các lớp
này được biểu diễn theo nhiều kiểu loại và hình dáng khác nhau. L-Edit mô
tả việc thiết kế layout bằng các thuật ngữ: Tập tin (file), thành phần cơ bản
(cell), đối tượng (instance), dẫn xuất (primitive). Số lượng Cell trong một tập

tin là tùy ý. Các Cell này có thể liên quan đến nhau hoặc độc lập với nhau
đóng vai trò là một thư viện trong tập tin. Một Cell có thể chứa nhiều dẫn
xuất cũng như các lớp của Cell khác.

Thiết kế chip thực hiện trừ 8 bit


Trang 5/27

Hình 1-2: Biểu tượng phần mềm L-Edit

1.1.6 Các thanh công cụ và vùng làm việc của L-Edit

Hình 1-3: Các thanh công cụ của L-Edit



Thanh trình đơn: Menu bar (Adjoined to the title bar)



Thanh công cụ chuẩn: Standard Toolbar



Thanh công cụ dùng chỉnh sửa: Editing Toolbar



Thanh công cụ phục vụ cho việc vẽ: Drawing Toolbar



Thanh công cụ dùng để kiểm tra việc thiết kế: Verification Toolbar



Thanh công cụ canh lề: Alignment Toolbar

Thiết kế chip thực hiện trừ 8 bit


Trang 6/27



Thanh bảng màu để vẽ mặt nạ: Layer Palette



Thanh trạng thái: Status Bar



Thanh hiển thị nút nhấn và chức năng của chuột tại thời điểm hiện hành:
Mouse button bar

Hình 1-4: Giao diện làm việc của L-Edit

1.4 Tìm hiểu về KIT DE2 [4]

1.1.7 Giới thiệu
KIT DE2 của Altera sử dụng chip FPGA Cyclone II dùng để thực hiện lập
trình của chương trình được viết trên phần mềm Quartus II, DE2 tích hợp rất
nhiều tính năng cho nhà thiết kế thực hiện một khối lượng lớn các hệ thống,
mạch chức năng từ đơn giản đến phức tạp.

Thiết kế chip thực hiện trừ 8 bit


Trang 7/27

Hình 1-5 : KIT DE2

1.1.8






















Các chức năng trên KIT DE2 :
Altera Cyclone II 2C35 FPGA
Altera Serial Configuration device – EPCS16
USB Blaster dùng để lập trình hệ thống từ PC, hỗ trợ các chế độ JTAG cũng
như điều khiển trực tiếp khi sử dụng NIOS II
512 – Kbyte SRAM
8 – Mbyte SDRAM
4 – Mbyte Flash Memory
Khe cắm SD Card
4 phím nhấn PushButton KEY[3..0]
18 switch (cấp mức ‘0’ hay ‘1’)
18 đèn led đỏ và 9 đèn led xanh
Hai nguồn clock 50MHz và 27MHz
Chip giải mã âm thanh 24 bits với jack cắm line-in, line-out và microphone
VGA DAC (10 bit tốc độ cao 3 DAC) với cổng VGA
TV Decoder (NTSC/PAL) với TV-in(Video-in)
Cổng 10/100 Ethernet
Bộ điều khiển USB host/slave
RS – 232 với cổng kết nối 9 chân
Cổng PS/2 giao tiếp với chuột và bàn phím
Cổng hồng ngoại
40 chân đến mở rộng

Thiết kế chip thực hiện trừ 8 bit

Trang 8/27

Thiết kế chip thực hiện trừ 8 bit


Trang 9/27

CHƯƠNG 2.

XÂY DỰNG NGUYÊN LÍ VÀ THIẾT KẾ MẠCH

1.5 Các thuật toán số học và vẽ sơ đồ mạch logic cho phép trừ [5]
1.1.9 Mạch trừ bán phần
Với phép trừ 8 bit, ở phép trừ của bit đầu tiên chưa có số nhớ
Gọi

X là số trừ, Y là số bị trừ
D là hiệu của 2 số X và Y
B là số mượn từ phép trừ X và Y

Với tổ hợp 4 trạng thái của X và Y ta có bảng sự thật cho phép trừ
X

Y

D

0
0

1
1

0
1
0
1

0
1
1
0

Bou
t
0
1
0
0

Bảng 2-1 : Bảng trạng thái của phép trừ bán phần

Từ bảng sự thật, ta có biểu các biểu thức :
 D=
 Bout =
Từ các biểu thức của D và Bout, ta thiết kế schematic trên Quartus cho sơ đồ
mạch logic của mạch trừ bán phần

Hình 2-1 : Thiết kế schematic cho mạch trừ bán phần

1.1.10 Mạch trừ toàn phần

Thiết kế chip thực hiện trừ 8 bit


Trang 10/27

Với mạch đã thực hiện phép trừ lần đầu rồi nên có hiệu là D và số nhớ , thực
hiện tiếp phép trừ khi trạng thái logic của X và Y thay đổi thì D không chỉ là
hiệu của X và Y mà gồm cả trước đó. Lúc này ta có mạch trừ toàn phần.
Với tổ hợp 8 trạng thái của ngõ vào X, Y và , ta có bảng sự thật

X

Y

Bin

D

0
0
0
0
1
1
1
1

0

0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
1
1
0
1
0
0
1

Bou
t
0
1

1
1
0
0
0
1

Bảng 2-2: Bảng trạng thái của phép trừ toàn phần

Từ bảng trạng thái, ta có các biểu thức:
D=
= (X.Y).Bin + ()
= (X Xnor Y).Bin + (X Xor Y)
= X Xor Y Xor Bin
 Bout =
=
Từ các biểu thức của D và Bout, thiết kế schematic trên Quartus II cho sơ đồ


mạch logic của mạch trừ toàn phần:

Thiết kế chip thực hiện trừ 8 bit


Trang 11/27

Hình 2-2 : Thiết kế schematic cho mạch trừ toàn phần

1.6 Sơ đồ khối và nguyên lí hoạt động của mạch

Hình 2-3: Thiết kế schematic sơ đồ khối của mạch trừ 8 bit



Nguyên lí hoạt động của mạch
 Bit 1: Bit 1 sẽ có output là D(0) và Bout(0) dựa vào công thức của mạch
trừ bán phần ở trên với input X(0) và Y(0) là số Bit nhập vào ngẫu nhiên
D(0) =
Bout(0) =

Thiết kế chip thực hiện trừ 8 bit


Trang 12/27

 Bit 2: Phép tính ở Bit 2 sẽ phải lấy thêm giá trị bit đã mượn từ phép trừ
của Bit 1 để tính giá trị ở Bit 2 tức là Bout(0) ra ở Bit 1 sẽ là Bin(1) vào
tiếp theo của Bit 2, output gồm D(1) và Bout(1) được tính dựa và công
thức của mạch trừ toàn phần (có số nhớ) :
D(1) =
Bout(1) =
 Từ Bit 3 đến Bit 8 các giá trị D[8..3] và Bout[8..3] cũng được tính tương
tự như ở Bit 2 cho đến khi kết thúc ở Bit 8.
1.7 Thiết kế Layout cho chip bằng L-Edit
1.1.11 Chuyển sơ đồ mạch theo công nghệ Cmos 0.5µm
Do công nghệ Cmos chỉ sử dụng có 3 cổng logic là NOT, NAND và NOR, nên
ta thiết kế lại sơ đồ mạch
 Mạch trừ bán phần:
Biến đổi biểu thức D và Bout để đưa về các cổng NAND, NOR và NOT
 D

= = =

 Bout =

Hình 2-3: Thiết kế schematic logic mạch trừ bán phần theo công nghệ Cmos

 Mạch trừ toàn phần:
Biến đổi biểu thức D và Bout để đưa về các cổng NAND, NOR và NOT

Thiết kế chip thực hiện trừ 8 bit


Trang 13/27

 D =
=
=
 Bout = =
=

Hình 2-4 : Thiết kế schematic logic mạch trừ toàn phần theo công nghệ Cmos

1.1.12 Thiết kế Layout cho chip theo công nghệ Cmos 0.5µm
1.1.1.1 Thiết kế Layout cho các cổng logic
 Cổng NOT:

Hình 2-5: Sơ đồ tế bào của cổng NOT [6]

Thiết kế chip thực hiện trừ 8 bit

Trang 14/27

Hình 2-6: Thiết kế layout cho cổng NOT



Cổng NAND 2:

Hình 2-7: Sơ đồ tế bào của cổng NAND 2 [7]

Hình 2-8: Thiết kế layout cho cổng NAND 2

Thiết kế chip thực hiện trừ 8 bit


Trang 15/27



Cổng NAND 3:

Hình 2-9: Sơ đồ tế bào của cổng NAND 3 [8]

Hình 2-10: Thiết kế layout cho cổng NAND 3



Cổng NAND 4:

Hình 2-11: Sơ đồ tế bào cổng NAND 4 [9]

Thiết kế chip thực hiện trừ 8 bit


Trang 16/27

Hình 2-12: Thiết kế layout cho cổng NAND 4



Cổng NOR 2:

Hình 2-13: Sơ đồ tế bào của cổng NOR 2 [10]

Hình 2-14: Thiết kế layout cho cổng NOR 2

Thiết kế chip thực hiện trừ 8 bit


Trang 17/27

1.1.1.2 Thiết kế Layout cho các mạch trừ và chip
 Mạch trừ bán phần

Hình 2-15: Thiết kế layout mạch trừ bán phần



Mạch trừ toàn phần

Hình 2-16: Thiết kế layout mạch trừ toàn phần

Thiết kế chip thực hiện trừ 8 bit


Trang 18/27



Mạch trừ 8 bit – Chip:

Hình 2-17: Thiết kế layout cho chip



Thực hiện đánh giá DRC cho layout đã thiết kế để kiểm tra lỗi:

Hình 2-18: Thực hiện đánh giá DRC cho Layout

Thiết kế chip thực hiện trừ 8 bit