Nghiên cứu thuật toán điều khiển thích nghi luồng tham chiếu để nâng cao tốc độ cho các hệ xử lý song song chuyên dụng (Luận án tiến sĩ)

BỘ GIÁO DỤC VÀ ĐÀO TẠO

ĐẠI HỌC THÁI NGUYÊN

CHU ĐỨC TOÀN

NGHIÊN CỨU THUẬT TOÁN ĐIỀU KHIỂN THÍCH NGHI
LUỒNG THAM CHIẾU ĐỂ NÂNG CAO TỐC ĐỘ CHO
CÁC HỆ XỬ LÝ SONG SONG CHUYÊN DỤNG

LUẬN ÁN TIẾN SĨ KỸ THUẬT

THÁI NGUYÊN - 2014
Số hóa bởi Trung tâm Học liệu

/>
THÁI NGUYÊN / 2013


BỘ GIÁO DỤC VÀ ĐÀO TẠO
ĐẠI HỌC THÁI NGUYÊN
________________

CHU ĐỨC TOÀN

NGHIÊN CỨU THUẬT TOÁN ĐIỀU KHIỂN THÍCH NGHI
LUỒNG THAM CHIẾU ĐỂ NÂNG CAO TỐC ĐỘ CHO CÁC
HỆ XỬ LÝ SONG SONG CHUYÊN DỤNG
Chuyên ngành: Kỹ thuật Điều khiển và Tự động hóa
Mã số: 62.52.02.16
LUẬN ÁN TIẾN SĨ KỸ THUẬT

Cán bộ hướng dẫn khoa học 1

PGS. TS. Đỗ Xuân Tiến

Cán bộ hướng dẫn khoa học 2

PGS.TS. Nguyễn Hữu Công

THÁI NGUYÊN - 2014
Số hóa bởi Trung tâm Học liệu

/>

i

LỜI CAM ĐOAN
Tôi xin cam đoan đây là công trình nghiên cứu của riêng tôi. Các số liệu, kết
quả mới nêu trong luận án là hoàn toàn trung thực và chưa từng được ai công bố
trong bất kì công trình nào khác.
Ngày 05 tháng 02 năm 2014
Tác giả luận án

Chu Đức Toàn

Số hóa bởi Trung tâm Học liệu

/>

ii

LỜI CẢM ƠN
Trong quá trình làm luận án, tôi đã nhận được nhiều ý kiến đóng góp từ các
thầy, cô giáo, các anh chị và các bạn đồng nghiệp.
Tôi xin bày tỏ lòng biết ơn sâu sắc nhất đến tập thể hướng dẫn PGS.TS Đỗ
Xuân Tiến – Học viện KTQS, PGS.TS Nguyễn Hữu Công – Đại học Thái Nguyên
đã tận tình hướng dẫn tôi trong suốt quá trình làm luận án. Tôi xin cảm ơn đến ban
chủ nhiệm và hội đồng khoa học của bộ môn: Tự động hóa XNCN - Khoa Điện Trường Đại học Kỹ thuật Công nghiệp, Đại học Thái Nguyên; bộ môn Kỹ thuật Vi
xử lý – Học viện Kỹ thuật Quân sự.
Tôi xin chân thành cảm ơn lãnh đạo và các chuyên viên Phòng thí nghiệm Kỹ
thuật Vi xử lý – Học viện Kỹ thuật Quân sự, đã tạo điều kiện về trang thiết bị thực
nghiệm để tôi hoàn thành được phần thực nghiệm và mô phỏng của luận án.
Tôi xin chân thành cảm ơn Khoa Sau đại học - Trường Đại học Kỹ thuật Công
nghiệp, Đại học Thái Nguyên, xin chân thành cảm ơn Ban giám hiệu Trường Đại
học Kỹ thuật Công nghiệp đã tạo những điều kiện thuận lợi nhất về mọi mặt để tôi
hoàn thành khóa học Nghiên cứu sinh.
Tác giả luận án

Chu Đức Toàn

Số hóa bởi Trung tâm Học liệu

/>

iii

MỤC LỤC
Trang
Lời cam đoan………………………………………………………..

i

Lời cảm ơn…………………………………………………………..

ii

Mục lục…………………………………………………………………..

iii

Danh mục các ký hiệu và các chữ viết tắt……………………………….

vi

Danh mục các bảng………………………………………………………

viii

Danh mục các hình vẽ và đồ thị……………………………………….....

ix

MỞ ĐẦU………………………………………………………………...

1

Chương 1. KIẾN TRÚC HỆ XỬ LÝ SONG SONG ĐA CPU

6

1.1. Tài nguyên hệ thống………………………………………...............

6

1.1.1. Tài nguyên phần cứng………………………………………….

6

1.1.2. Tài nguyên phần mềm…………………………………………..

6

1.2. Định nghĩa hệ xử lý song song …………………………..................

7

1.3. Phân loại hệ xử lý song song……………………………………….

7

1.3.1. Sơ đồ phân loại của Flynn…………………………………….

8

1.3.2. Sơ đồ phân loại của Handler………………………………….

9

1.4. Kiến trúc chung hệ xử lý song song đa CPU……………………….

10

1.4.1 Mô hình………………………………………………………….

11

1.4.2 Những vấn đề liên quan đến hiệu năng…………………………

12

1.5. Kiến trúc chung hệ xử lý song song đa CPU chuyên dụng……........

19

1.5.1. Các đặc trưng của hệ xử lý song song chuyên dụng…………....

19

1.5.2. Kiến trúc của hệ xử lý song song chuyên dụng…………………

21

1.6. Luận giải, định hướng nghiên cứu của đề tài……………………….

25

1.7. Kết luận chương 1…………………………………………..............

30

Chương 2. XÂY DỰNG MÔ HÌNH TOÁN HỌC THAM CHIẾU

BỘ NHỚ DÙNG CHUNG TRONG HỆ XỬ LÝ SONG SONG ĐA

31

CPU CHUYÊN DỤNG
2.1. Cơ sở lý thuyết ..................................................................................................
31

Số hóa bởi Trung tâm Học liệu

/>

iv

2.2. Xây dựng mô hình toán học tham chiếu bộ nhớ dùng chung trong
hệ xử lý song song đa CPU chuyên dụng………………………………..
2.2.1. Mô hình truyền thống tham chiếu bộ nhớ dùng chung trong hệ xử
lý song song đa CPU………….................................................................
2.2.2. Mô hình cải tiến tham chiếu bộ nhớ dùng chung trong hệ xử lý
song song đa CPU…………...................................................................
2.2.2.1. Xác định đại lượng P – Xác suất thanh ghi tham chiếu lối vào
rỗi…………..............................................................................................
2.2.2.2. Xác định đại lượng Ep – Hiệu năng khi các hàng đợi của các
mô đun nhớ đầy …………........................................................................
2.2.2.3. Xác định El - Hiệu năng khi thanh ghi tham chiếu lối vào băng
nhớ rỗi……………………………………………………………………
2.3. Kết luận chương 2………………………………………………….

35

35

36

37

44

47
51

Chương 3. XÂY DỰNG MÔ HÌNH ĐIỀU KHIỂN THÍCH NGHI
CHO HỆ XỬ LÝ SONG SONG ĐA CPU CHUYÊN DỤNG……….

53

3.1. Xây dựng phần mềm khảo sát ...........................................................................
53
3.1.1. Xây dựng mô đun chính phần mềm khảo sát ..............................................
53
3.1.2. Xây dựng mô đun phần mềm tính toán hiệu năng hệ xử lý song

55
song đa CPU trong quan hệ với chu kỳ bộ nhớ dùng chung Tc ...............................
3.1.3. Xây dựng mô đun phần mềm tính toán hiệu năng hệ xử lý song

57
song đa CPU trong quan hệ với số lượng luồng tham chiếu n .................................
3.1.4. Xây dựng mô đun phần mềm tính toán hiệu năng hệ xử lý song
song đa CPU trong quan hệ với chu kỳ bộ nhớ Tc khi khảo sát ở giá trị

59

ρ=0,5.………………………………………………..................................
3.2. Khảo sát, đánh giá hiệu năng mô hình điều khiển ………………….

61

3.3. Xây dựng mô hình điều khiển thích nghi…………………………...

65

3.4. Công nghệ FPGA……………………………………………………

69

3.4.1. Tái kiến trúc phần cứng bằng chương trình………………………

69

3.4.2. Thiết kế hệ thống trên FPGA…………………………………

75

Số hóa bởi Trung tâm Học liệu

/>

v

3.5. Sơ đồ nguyên lý điều khiển thích nghi theo tham số m……………

83

3.6. Kết luận chương 3…………………………………………...............

85

KẾT LUẬN CHUNG VÀ KIẾN NGHỊ ..................................................................
86
DANH MỤC CÁC CÔNG TRÌNH CỦA TÁC GIẢ ...............................................
87
126
TÀI LIỆU THAM KHẢO ........................................................................................
88

Số hóa bởi Trung tâm Học liệu

/>

vi

DANH MỤC CÁC KÝ HIỆU
Ký hiệu

Ý nghĩa



Là tốc độ tới của hệ thống



Là tốc độ phục vụ của hệ thống

Ta

Thời gian truy nhập bộ nhớ



Thời gian trễ mạch chốt

E

Hiệu năng của bộ nhớ song song dùng chung

EP

Hiệu năng của một tham chiếu khi thanh ghi tham chiếu lối vào
bận

El

Hiệu năng khi thanh ghi tham chiếu lối vào rỗi

Tl

Chu kỳ của băng logic

Tp

Chu kỳ hiệu quả của bộ nhớ

Td

Độ trễ nhỏ nhất để truyền một tham chiếu từ hàng chờ vào môđun
nhớ

Tc

Chu kỳ vật lý của môđun nhớ

P

Xác suất thanh ghi lối vào rỗi

k

Số môđun nhớ trong mỗi băng logic

l

Số lượng băng logic trong hệ thống

m

Kích thước hàng chờ của mỗi môđun nhớ
Tốc độ khởi tạo tham chiếu trung bình của mỗi CPU (Xác suất

q

một luồng tham chiếu đang ở trạng thái tự do sẽ khởi tạo một
tham chiếu)






Xác suất mà một luồng tham chiếu ở trạng thái tự do
Xác suất một luồng tham chiếu đang thực hiện một tham chiếu thành
công
Xác suất một luồng tham chiếu đang thực hiện một tham chiếu
không thành công
Xác suất để một tham chiếu thành công

Số hóa bởi Trung tâm Học liệu

/>

vii

DANH MỤC CÁC TỪ VIẾT TẮT
ALU

Arithmetic Logic Unit đơn vị logic số học

CISC

Bộ VXL với tập lệnh đầy đủ

CU

Control Unit – đơn vị điều khiển;

DS

Data stream – luồng dữ liệu

EX

Execution - Thực hiện lệnh

FIFO

First In First Out - Vào trước ra trước

FPGA

Field Programmable Gate Array mảng cổng logic lập trình được

ID

Instruction decoder – giải mã lệnh

IF

Instruction fetch – nạp lệnh

IS

Instruction stream – luồng lệnh

MIMD

Multiple Instruction Multiple Data - Đa dòng lệnh đa dòng dữ
liệu

MM

Memory Module – Mô đun nhớ;

OF

Operate Fetch – nạp toán hạng

PE

Processing Element – Phần tử xử lý

PU

Processing Unit – Đơn vị xử lý.

RISC

Bộ vi xử lý với tập lệnh rút gọn

TGBL

Thanh ghi băng logic

KGNDC Không gian nhớ dùng chung

Số hóa bởi Trung tâm Học liệu

/>

viii

DANH MỤC CÁC BẢNG
Danh mục

Nội dung

Trang

Bảng 1.1:

Phân loại kiến trúc của Flynn

8

Bảng 1.2:

Sơ đồ phân loại của Erlanger

10

Bảng 1.3:
Bảng 1.4:
Bảng 3.1:
Bảng 3.2:

So sánh một số tính năng của hệ xử lý song
song đa dụng và chuyên dụng
Thống kê khả năng xuất hiện các loại lệnh
Xác suất một yêu cầu đến khi hàng đợi chưa
đầy theo m và ρ với qui tắc hàng đợi M/D/1/m
Bảng điều khiển

Số hóa bởi Trung tâm Học liệu

21
24
63
84

/>

ix

DANH MỤC CÁC HÌNH VẼ
Danh mục

Nội dung

Trang

Hình 1.1:

Mô hình kiến trúc SISD

8

Hình 1.2:

Mô hình kiến trúc SIMD

8

Hình 1.3:

Mô hình kiến trúc MISD

9

Hình 1.4:

Mô hình kiến trúc MIMD

9

Hình 1.5:

Mô hình kiến trúc chung của hệ xử lý song song

11

Hình 1.6:

Cấu trúc của khối xử lý lệnh trong máy CRAY-1

12

Hình 1.7:

Kiến trúc đường ống 4 tầng

13

Hình 1.8:

Hiệu ứng đường ống

14

Hình 1.9:

Cấu trúc của bộ nhớ phân cấp trong các hệ xử lý

19

Hình 1.10:

Kiến trúc của hệ xử lý song song đa CPU chuyên dụng

21

Hình 1.11:

Mô hình kiến trúc: a) Hệ xử lý CISC, b) Hệ xử lý RISC

23

Hình 1.12:

Tác động của lệnh rẽ nhánh (I3B) đến đường ống 4 tầng

24

Hình 1.13:

Tổ hợp tên lửa S-300 PMU1 của Việt nam

27

Hình 1.14:

Cự ly quan sát của hệ

28

Hình 2.1:

Hình 2.2:

Hình 2.3:

Hình 3.1:

Tham chiếu bộ nhớ dùng chung trong hệ xử lý song
song.
a. Sơ đồ hàng đợi tổng quát;
b. Sơ đồ hàng đợi cho hệ xử lý song song đa CPU

35

38

Tổ chức băng băng nhớ đan xen cho KGNDC trong hệ
xử lý song song đa CPU.

39

Giao diện phần mềm tính toán hiệu năng hệ xử lý song
song đa CPU

55

Giao diện phần mềm tính toán hiệu năng hệ xử lý song
Hình 3.2:

song đa CPU trong quan hệ với chu kỳ bộ nhớ dùng
chung Tc

Số hóa bởi Trung tâm Học liệu

/>

57


x

Giao diện phần mềm tính toán hiệu năng hệ xử lý song
Hình 3.3:

song đa CPU trong quan hệ với số lượng luồng tham
chiếu n.

59

Giao diện phần mềm tính toán hiệu năng hệ xử lý song
Hình 3.4:

song đa CPU trong quan hệ với chu kỳ bộ nhớ Tc khi
khảo sát ở giá trị ρ=0.5

61

Hiệu quả tham chiếu ngẫu nhiên băng nhớ logic theo T
Hình 3.5:

được so sánh trong hai trường hợp khi m =2 và trường
hợp không có băng nhớ logic (m=0, Tl=Td=0)

Hình 3.6:

Hình 3.7:

Hình 3.8:
Hình 3.9:
Hình 3.10:

Sự phụ thuộc của E theo chu kỳ vật lý của mô đun nhớ
Tc khi m thay đổi
Đồ thị của E theo số luồng tham chiếu n. a) Tc=10; b)
Tc=5
Đồ thị của E theo chu kỳ vật lý mô đun nhớ Tc khi giữ
cố định ρ= 0,5
Sơ đồ khối hệ thống điều khiển thích nghi cơ bản
Sơ đồ khối điều khiển thích nghi luồng tham chiếu cho hệ xử
lý song song đa CPU chuyên dụng

64

64

65
67
68

Hình 3.11:

a) Cấu trúc của PLA

Hình 3.12:

Mô tả mô hình của một FPGA

72

Hình 3.13:

Cấu trúc logic Cell trong FPGA

74

Hình 3.14:

Cấu trúc của một FPGA

74

Hình 3.15:

Quá trình thiết kế trên FPGA

76

Hình 3.16:

Mô hình điều khiển kích thước hàng đợi m

84

Số hóa bởi Trung tâm Học liệu

b) Cấu trúc của PAL

62

/>
71


Luận văn đầy đủ ở file: Luận văn Full