Ngân hàng câu hỏi Thiết kế hệ thống VLSI PTIT

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
KHOA: KỸ THUẬT ĐIỆN TỬ I

Mẫu 2

NGÂN HÀNG CÂU HỎI THI TỰ LUẬN
Tên học phần: THIẾT KẾ HỆ THỐNG VLSI

Mã học phần: ELE1423

Ngành đào tạo : KỸ THUẬT ĐIỆN - ĐIỆN TỬ

Trình độ đào tạo: ĐẠI HỌC

1. Ngân hàng câu hỏi thi
● Câu hỏi loại 1 điểm
Câu hỏi 1.1(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước xác
định chỉ tiêu kỹ thuật của hệ thống.
Câu hỏi 1.2(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước lựa
chọn thiết kế kiến trúc cơ bản cho hệ thống.
Câu hỏi 1.3(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước
thiết kế các khối chức năng - hoạt động của hệ thống
Câu hỏi 1.4(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước
thiết kế lô-gic của hệ thống.
Câu hỏi 1.5(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước
thiết kế mạch.
Câu hỏi 1.6(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước
thiết kế vật lý cho hệ thống.
Câu hỏi 1.7(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của bước sản
xuất chíp.
Câu hỏi 1.8(A): Trong chu trình thiết kế hệ thống VLSI, nêu nguyên tắc, ý nghĩa của các bước

đóng gói, kiểm thử, debug.
Câu hỏi 1.9: Tóm lược xu hướng công nghệ trong chu trình thiết kế hệ thống VLSI.
Câu hỏi 1.10: Liệt kê các phương pháp đóng gói chip hiện nay, ưu nhược điểm của từng
phương pháp.
Câu hỏi 1.11: Tại sao công nghệ bán dẫn Silic vẫn sẽ là một trong những công nghệ được lựa
chọn phổ biến ?
Câu hỏi 1.12: Tại sao phải sản xuất các tấm wafer từ thanh Silic đơn tinh thể ?
Câu hỏi 1.13: So sánh ưu nhược điểm của phương pháp quang khắc (sử dụng UV) và phương
pháp khắc tia điện tử (EBL).
Câu hỏi 1.14 : Khuếch tán lựa chọn là gì ?
Câu hỏi 1.15 : So sánh ưu nhược điểm của việc tạo cực cửa của một transistor MOSFET bằng
kim loại và bằng polysilicon


Câu hỏi 1.16 : Nêu ý nghĩa của việc tạo giếng đôi (twin-tub) trong công nghệ CMOS.
Câu hỏi 1.17 : Nêu ý nghĩa của công nghệ Silic trên tấm đế cách ly (SOI)
Câu hỏi 1.18 : Vẽ cấu trúc đơn giản của một cổng MOSFET (n-MOS, p-MOS)
Câu hỏi 1.19 : Hãy phân loại transistor MOSFET
Câu hỏi 1.20: Điện áp ngưỡng của transistor MOSFET phụ thuộc vào những yếu tố nào?
Câu hỏi 1.21: Hiệu ứng thân đế là gì?
Câu hỏi 1.22: Hiệu ứng thay đổi độ dài kênh dẫn là gì?
Câu hỏi 1.23: Nêu nguyên tắc, ý nghĩa của việc đo lường các tham số của một cổng MOSFET
k
cơ bản (, γ , λ , k n , p )
Câu hỏi 1.24: Nêu nguyên nhân gây ra dòng dẫn thứ cấp. Tác động của nó đến hoạt động của
mạch như thế nào?
Câu hỏi 1.25: Nguyên nhân gây ra hiện tượng đâm xuyên (punch-through) là gì? Anh hưởng
của nó đến hoạt động của mạch như thế nào?
Câu hỏi 1.26: Nguyên nhân gây ra hiện tượng đánh thủng lớp ô-xít bề mặt (oxide breakdown)
là gì? Ảnh hưởng của nó đến hoạt động của mạch như thế nào?

Câu hỏi 1.27: Nguyên nhân gây ra hiện tượng “nóng” dòng hạt (hot carriers) là gì? Ảnh hưởng
của nó đến hoạt động của mạch như thế nào?
Câu hỏi 1.28(B): Tại sao phải tuân thủ luật thiết kế? Có những luật thiết kế nào?
Câu hỏi 1.29(B): So sánh ưu nhược điểm của các luật thiết kế đã học.
Câu hỏi 1.30: Thông số hóa quá trình là gì? Nêu ví dụ minh họa.
Câu hỏi 1.31: So sánh ưu nhược điểm của các cấu trúc lô-gic CMOS đã học
Câu hỏi 1.32(C): Trình bày về khả năng chống nhiễu và mức kháng nhiễu (noise margin) của
một cổng đảo đơn giản.
Câu hỏi 1.33(C): Một cổng đảo đơn giản có đặc tuyến truyền đạt điện áp (VTC) như hình vẽ.
Hãy xác định các giá trị , , , sao cho cổng này có các mức kháng nhiễu tốt nhất. Các mức kháng
nhiễu này bằng bao nhiêu?

Hình 1: Hình vẽ cho bài 1.33


Câu hỏi 1.34: Hãy nêu cách xác định công suất tiêu thụ DC của một cổng đảo đơn giản. Tại
sao cần quan tâm đến công suất tiêu thụ của các phần tử trong hệ thống VLSI?
Câu hỏi 1.35: Hãy so sánh ưu nhược điểm của việc thực hiện tải bằng vùng khuếch tán và
bằng dải polysilicon trong cấu trúc cổng đảo đơn giản dùng tải trở kháng.
Câu hỏi 1.36: Hãy so sánh ưu nhược điểm của các chiến lược clock trong thiết kế hệ thống
VLSI.
Câu hỏi 1.37(D): Hãy nêu nguyên tắc thiết kế cấu trúc I/O.
Câu hỏi 1.38(D): Hãy so sánh ưu nhược điểm của các bộ cộng đã học.
Câu hỏi 1.39(D): Hãy so sánh ưu nhược điểm của các bộ đếm đã học.
Câu hỏi 1.40(D): Hãy so sánh ưu nhược điểm của các bộ nhân đã học
Câu hỏi 1.41: Trình bày phương pháp mã hóa Booth trong việc thực hiện phân tích thiết kế bộ
nhân
Câu hỏi 1.42: Trình bày phương pháp cây Wallace trong việc thực hiện phân tích thiết kế bộ
nhân
Câu hỏi 1.43: Hãy nêu các loại bộ ghi dịch thường dùng.

Câu hỏi 1.44(E): Hãy trình bày cấu trúc, hoạt động của một ô nhớ (cell) SRAM (12-T, 6-T, 3T)
Câu hỏi 1.45(E): Hãy trình bày cấu trúc, hoạt động của một ô nhớ (cell) DRAM (1-T, 4-T)
Câu hỏi 1.46(E): Hãy trình bày cấu trúc, hoạt động của bộ nhớ Flash 1-bít dùng phần từ NOR
Câu hỏi 1.47(E): Hãy trình bày cấu trúc, hoạt động của bộ nhớ Flash 2-bít dùng phần tử
NAND.
Câu hỏi 1.48(F): Hãy trình bày chiến lược phân cấp trong thiết kế hệ thống VLSI
Câu hỏi 1.49(F): Hãy trình bày chiến lược phân chia đều đặn trong thiết kế hệ thống VLSI
Câu hỏi 1.50(F): Hãy trình bày chiến lược mô-đun hóa trong thiết kế hệ thống VLSI.
Câu hỏi 1.51(F): Hãy trình bày chiến lược cục bộ hóa trong thiết kế hệ thống VLSI.
Câu hỏi 1.52(F): Hãy nêu các mức kiểm thử, ý nghĩa và vai trò của chúng.
Câu hỏi 1.53: Hãy so sánh ưu nhược điểm của các kiểu thiết kế (design styles) đã học.
Câu hỏi 1.54(G): Có những loại hệ thống layout phổ biến nào? Tại sao cần sử dụng những loại
hệ thống layout?
Câu hỏi 1.55(G): Hãy so sánh ưu nhược điểm của các hệ thống layout phổ biến đã học.
Câu hỏi 1.56: Gọi N là số lượng transistor có thể được sản xuất trên một ô (die). Hãy ước
lượng giá trị N_max biết kích thước die là 25mmx25mm và sử dụng luật với
● Câu hỏi loại 2 điểm
Câu hỏi 2.1: Trình bày quá trình tạo tấm Wafer
Câu hỏi 2.2 : Trình bày quá trình ô-xi-hóa để tạo lớp SiO 2
Câu hỏi 2.3 : Trình bày quá trình quang khắc


Câu hỏi 2.4: Trình bày quá trình tạo cổng MOSFET (n-MOS/p-MOS) đơn giản
Câu hỏi 2.5 : Trình bày quá trình tạo giếng p (p-well)
Câu hỏi 2.6 : Trình bày quá trình tạo giếng n (n-well)
Câu hỏi 2.7 : Trình bày quá trình tạo giếng đôi (twin-tube)
Câu hỏi 2.8 : Trình bày quá trình sản xuất các cổng CMOS trên tấm đế cách ly.
Câu hỏi 2.9 : Trình bày quá trình công nghệ CMOS cho một cổng đảo đơn giản.
Câu hỏi 2.10 : Trình bày cấu trúc và nguyên lý hoạt động của một cấu trúc MOS đơn giản (ntype/p-type) khi điện áp phân cực thay đổi.
Câu hỏi 2.11 : Trình bày cấu trúc và nguyên lý hoạt động của một transistor MOSFET (n/pD/E-MOSFET)

Câu hỏi 2.12 : Trình bày việc thu nhỏ kích thước theo phương pháp Full Scaling, ảnh hưởng
của nó đối với hoạt động của Transistor.
Câu hỏi 2.13 : Trình bày việc thu nhỏ kích thước theo phương pháp Constant-Voltage Scaling,
ảnh hưởng của nó với hoạt động của Transistor.
Câu hỏi 2.14 : Trình bày các hiệu ứng của kênh dẫn ngắn (Short-Channel Effects)
Câu hỏi 2.15 : Trình bày các hiệu ứng của kênh dẫn hẹp (Narrow-Channel Effects)
Câu hỏi 2.16 : Hãy xác định các điện dung ký sinh liên quan đến lớp ô-xít của một transistor ở
các chế độ hoạt động khác nhau.
Câu hỏi 2.17 : Xác định các điện dung ký sinh liên quan đến các lớp tiếp giáp của một
transistor
Câu hỏi 2.18 : Trình bày tóm lược các phương pháp thực hiện một cổng đảo đơn giản. So sánh
ưu nhược điểm của các phương pháp thực hiện.
Câu hỏi 2.19 : Nêu các loại trễ và tính toán sơ bộ trễ cho một cổng đảo CMOS đơn giản.
Câu hỏi 2.20 : Xét một cổng đảo CMOS đơn giản. Hãy thực hiện lựa chọn kiến trúc mạch, sử
dụng hệ thống layout hình que phác thảo layout cho cổng đảo.
Câu hỏi 2.21 : Xét một cổng AND CMOS đơn giản. Hãy thực hiện lựa chọn kiến trúc mạch, sử
dụng hệ thống layout hình que phác thảo layout cho cổng AND.
Câu hỏi 2.22 : Xét một cổng OR CMOS đơn giản. Hãy thực hiện lựa chọn kiến trúc mạch, sử
dụng hệ thống layout hình que phác thảo layout cho cổng OR.
Câu hỏi 2.23 : Xét một cổng NAND CMOS đơn giản. Hãy thực hiện lựa chọn kiến trúc mạch,
sử dụng hệ thống layout hình que phác thảo layout cho cổng NAND.
Câu hỏi 2.24 : Xét một cổng NOR CMOS đơn giản. Hãy thực hiện lựa chọn kiến trúc mạch, sử
dụng hệ thống layout hình que phác thảo layout cho cổng NOR.
Câu hỏi 2.25: Độ lệch thời gian (skew) là sự khác nhau về thời gian lan truyền của tín hiệu tới
hai thiết bị khác nhau. Độ lệch thời gian thường xảy ra trong các kết nối giữa các thiết bị và trong
định tuyến tín hiệu đồng hồ của chíp. Để tăng chất lượng của hệ thống, chíp thì độ lệch thời gian
phải được tối thiểu hóa. Hãy hoàn thành việc layout chip bằng cách kết nối nguồn tín hiệu tới tất cả
các điểm cuối của một chíp như trong hình vẽ sau sao cho độ lệch thời gian bằng không. Có nhận
xét gì về kết quả đạt được?

Hình 2: Hình vẽ cho câu 2.25
Câu hỏi 2.26: Trình bày một số giải pháp giải quyết cho vấn đề nhiễu và trễ gây ra do đường
liên kết trong chíp (interconnection). Ưu và nhược điểm của từng giải pháp
Câu hỏi 2.27: Trình bày một số giải pháp giải quyết cho vấn đề kích thước và độ phức tạp của
đường liên kết trong chíp (interconnection). Ưu nhược điển của từng giải pháp
Câu hỏi 2.28: Trình bày chiến lược cung cấp xung đồng hồ trong chíp theo phương pháp cây
không có sự hạn chế (unconstrained tree). Chỉ rõ ưu và nhược điểm của chiến lược cung cấp xung
đồng hồ này.
Câu hỏi 2.29: Trình bày chiến lược cung cấp xung đồng hồ trong chíp theo phương pháp cây
cân bằng (balanced tree). Chỉ rõ ưu và nhược điểm của chiến lược cung cấp xung đồng hồ này.
● Câu hỏi loại 3 điểm
Câu hỏi 3.1: Xét một transistor n-MOS được sản xuất với các tham số sau : mật độ pha tạp
trên tấm đế , mật độ pha tạp của dải polysilicon cực cửa , độ dày lớp ô-xít cực cửa , mật độ điện
tích tĩnh tại tiếp giáp ô-xít cực cửa . Biết ; ; ; (@ ) ; ; ; ở điều kiện nhiệt độ phòng ; .
a) Xác định điện áp ngưỡng khi tấm đế được nối với đất ()
b) Xác định điện áp ngưỡng khi tấm đế được nối với điện thế , . Biết
c) Xác định loại pha tạp và lượng pha tạp kênh dẫn để transistor n-MOS có điện áp ngưỡng .
Giả thiết .
Câu hỏi 3.2 : Xét một transistor p-MOS được sản xuất với các tham số sau : mật độ pha tạp
trên tấm đế ; mật độ pha tạp của dải polysilicon cực cửa ; độ dày của lớp ô-xít cực cửa ; mật độ
điện tích tĩnh tại tiếp giáp ô-xít cực cửa . Biết ; ; ; (@ ) ; ; ; ở điều kiện nhiệt độ phòng ;
a) Xác định điện áp ngưỡng khi
b) Xác định điện áp ngưỡng khi . Biết
c) Xác định loại pha tạp và lượng pha tạp kênh dẫn để transistor p-MOS có điện áp ngưỡng .
Giả thiết


Câu hỏi 3.3: Xét một transistor n-MOS được sản xuất với các tham số sau : mật độ pha tạp
trên tấm đế ; mật độ pha tạp của dải polysilicon cực cửa ; độ dày lớp ô-xít cực cửa ; các cực S và D

được pha tạp rất cao ; độ dài kênh dẫn ; bề rộng kênh dẫn ; bề rộng và độ sâu vùng cực S và cực D
bằng nhau và lần lượt là và ; bề dày tấm đế là . Biết ; ; ; (@ ) ; ; ; ở điều kiện nhiệt độ phòng ; .
a) Dưới điều kiện không đặt điện áp lên tấm đế (), xác định điện áp ngưỡng
b) Giả sử , transistor n-MOS làm việc ở vùng nào với điều kiện phân cực ; . Tính dòng khi
đó.
c) Nếu kể đến hiệu ứng thay đổi độ dài kênh dẫn với hệ số , giá trị dòng thay đổi thế nào ?
thay đổi bao nhiêu ?
Câu hỏi 3.4 : Xét một cấu trúc MOS đơn giản được sản xuất với các tham số : ; ; ; ; ; ; .
a) Xác định điện áp ngưỡng trong điều kiện chưa có điện áp phân cực ở điều kiện nhiệt độ
phòng ()
b) Xác định loại pha tạp, mức pha tạp kênh dẫn () cần thiết để có mức điện áp ngưỡng bằng
Câu hỏi 3.5 : Xét một cấu trúc n-MOS được sản xuất với các tham số : mật độ pha tạp trên tấm
đế ; mật độ pha tạp dải polysilicon cực cửa ; độ dày lớp ô-xít cực cửa ; mật độ điện tích tĩnh tại
tiếp giáp ô-xít cực cửa .
a) Xác định giá trị điện áp ngưỡng khi kênh dẫn transistor không được pha tạp
b) Xác định loại pha tạp, mức pha tạp kênh dẫn để có điện áp ngưỡng ? ?
Câu hỏi 3.6 : Sau khi sản xuất một transistor MOSFET theo thiết kế, người ta thực hiện việc
kiểm thử transistor. Kết quả kiểm thử gồm các giá trị điện áp và dòng điện cho trong bảng. Giả
thiết .
3

3

0

97

4

4

0

235

5

5

0

433

3

3

3

59

4

4

3

173

5

5

3

347

a) Xác định xem người ta đã sản xuất transistor loại gì (n/p-MOS) ?
b) Xác định các tham số , , và . Giả sử đây là một E-MOS.
Câu hỏi 3.7: Sau khi sản xuất một n-MOS theo thiết kế, người ta thực hiện việc kiểm thử. Kết
quả kiểm thử gồm các giá trị điện áp và dòng điện cho trong bảng. Biết ; ;
4

4

0

256

5

5

0

441

4

4

2,6

144

5

5

2,6

256

a) Xác định các tham số ; ; và
b) Transistor làm việc ở vùng làm việc nào dưới điều kiện phân cực ; ; . Tính giá trị dòng khi
đó.


Câu hỏi 3.8 : Sau khi sản xuất một n-MOS kênh đặt sẵn, người ta thực hiện việc kiểm thử. Kết
quả kiểm thử chưa đầy đủ gồm các giá trị điện áp và dòng diện trong bảng. Biết ; ; ;.
3

0

0

0

50

5

3

0

?

40

a) Xác định giá trị còn thiếu trong bảng
b) Transistor làm việc ở vùng làm việc nào dưới điều kiện phân cực ; . Tính giá trị dòng khi
đó.
Câu hỏi 3.9 : Sau khi sản xuất một transistor MOSFET, người ta thực hiện việc kiểm thử. Kết
quả kiểm thử gồm các giá trị điện áp và dòng diện cho trong bảng. Giả sử .
2

5

0

10

5

5

0

400

5

5

-3

280

5

8

0

480

a) Xác định xem transistor MOSFET đã sản xuất là loại transistor kênh dẫn gì ?
b) Xác định các tham số , , , và của transistor.
Câu hỏi 3.10 : Xét một cấu trúc n-MOS được sản xuất với sơ đồ mạch cho trong hình. Biết hai
transistor giống hệt nhau, ; ; ; ; .

Hình 3: Hình vẽ câu hỏi 3.10
a) Xác định
b) Giả sử không thể bỏ qua hiệu ứng thay đổi độ dài kênh dẫn, xác định . Biết .
Câu hỏi 3.11: Xét một n-MOS kênh cảm ứng có các tham số: ; ; ; ; .
a) Khi transistor được phân cực với ; ; ; và ; . Xác định
b) Xác định với điều kiện phân cực ; ; ; và .
c) Nếu ; , xác định và
Câu hỏi 3.12: Xem xét việc thiết kế một cổng đảo n-MOS đơn giản tải trở kháng. Biết ; ; ;

a) Xác định của cổng đảo biết
b) Khảo sát các thiết kế có thể (các cặp có thể của và ) với công suất tiêu thụ của mỗi thiết kế.


Câu hỏi 3.13: Xem xét việc thiết kế một cổng đảo n-MOS đơn giản tải trở kháng. Biết ; ;; ; và .
a) Xác định các mức điện áp quan trọng của cổng đảo (, , , )
b) Xác định mức chống nhiễu của cổng đảo ? Có nhận xét gì về kết quả ?
Câu hỏi 3.14 : Xem xét việc thiết kế một cổng đảo n-MOS đơn giản tải trở kháng. Biết ; ; nMOS kênh cảm ứng ; ; ; ; ; .
a) Xác định
b) Phác họa layout của cổng đảo nếu sử dụng polysilicon với trở kháng tấm để thực hiện tải
trở kháng. Chiều dài kênh dẫn tối thiểu là ; sai số quá trình sản xuất ; ; mục tiêu là tiết kiệm
tối đa diện tích chíp.
Câu hỏi 3.15 : Xem xét việc thiết kế một cổng đảo n-MOS đơn giản tải là một n-MOS kênh
đặt sẵn. Biết ; ; ; ; ; ; ;
a) Xác định các mức điện áp quan trọng của cổng đảo (, , , )
b) Xác định mức chống nhiễu của cổng đảo ? Có nhận xét gì về kết quả ?
Câu hỏi 3.16 : Xem xét việc thiết kế một cổng đảo n-MOS đơn giản tải là một n-MOS kênh
đặt sẵn. Biết ; (cho kênh cảm ứng) ; (cho kênh đặt sẵn) ; ; ; .
a) Xác định của cả hai transistor sao cho công suất tĩnh (DC) khi là 250mW và
b) Tính toán các giá trị ,
c) Phác họa đường đặc tính điện áp chuyển đổi (VTC) của cổng đảo.
Câu hỏi 3.17 : Xem xét việc thiết kế một cổng đảo CMOS đơn giản. Biết ; ; ; ; .
a) Xác định các mức điện áp quan trọng của cổng đảo (, , , )
b) Xác định mức chống nhiễu của cổng đảo ? Có nhận xét gì về kết quả ?
Câu hỏi 3.18 : Xem xét việc thiết kế một cổng đảo n-MOS gồn có hai transistor n-MOS kênh
cảm ứng như hình vẽ. Biết ; ; ; ; ; .

Hình vẽ 4 : Hình vẽ câu hỏi 3.18
a) Xác định các giá trị điện áp và
b) Xác định các dòng tĩnh khi đầu vào ở mức lô-gic , tức là .

Câu hỏi 3.19 : Xem xét việc thiết kế một cổng đảo CMOS đơn giản với các tham số : ; ; (cho
cả n-MOS và p-MOS) ; ; ; . Thực hiện việc thiết kế cổng đảo CMOS (xác định và ) thỏa mãn các
chỉ tiêu kỹ thuật : khi ; thời gian trễ lan truyền và ; trễ sườn xung xuống là khi điện áp ra chuyển
từ 2V xuống 0,5V. Giả sử điện dung tổng tải là , xung tác động là xung bước nhảy lý tưởng.


Câu hỏi 3.20 : Xét một hàm lô-gic có mô tả :
a) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hiện hàm mức
cấu trúc
b) Lựa chọn cấu trúc MOSFET thích hợp thực hiện hàm F
c) Phác họa layout của hàm F bằng hệ thống layout hình que
Câu hỏi 3.21 : Xét một hàm lô-gic có mô tả
a) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hiện hàm F mức
cấu trúc.
b) Lựa chọn cấu trúc MOSFET thích hợp thực hiện hàm F.
c) Phác họa layout của hàm F bằng hệ thống layout hình que.
Câu hỏi 3.22 : Xét một hàm lô-gic có mô tả
a) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, ..) xây dựng thực hiện hàm F mức
cấu trúc.
b) Lựa chọn cấu trúc MOSFET thích hợp thực hiện hàm F.
c) Phác họa layout của F bằng hệ thống layout hình que
Câu hỏi 2.23 : Xét layout hình que của một mạch lô-gic CMOS tổ hợp cho trong hình vẽ,
trong đó A-E là các đầu vào, Z là đầu ra.

Hình 5 : Hình vẽ câu 2.23
a) Khôi phục lại sơ đồ mạch MOSFET thực hiện mạch
b) Khôi phục lại hàm lô-gic tổ hợp được thực hiện
c) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hiện hàm tìm được
trong câu b)
Câu 3.24 : Xét một layout đơn giản của một mạch lô-gic CMOS tổ hợp được cho trong hình

vẽ, trong đó A-E là các đầu vào, Z là đầu ra.


Hình 6 : Hình vẽ câu 3.24
a) Khôi phục lại sơ đồ mạch MOSFET thực hiện mạch
b) Khôi phục lại hàm lô-gic tổ hợp được thực hiện
c) Sử dụng ngôn ngữ mô tả phần cứng (VHDL, Verilog, …) xây dựng thực hiện hàm tìm được
trong câu b)
Câu hỏi 3.25 : Thực hiện thiết kế một bộ cộng đầy đủ 1-bít với 3 biến vào A, B, và C.
a) Viết các biểu thức hàm lô-gic mô tả bộ cộng. Sử dụng ngôn ngữ mô tả phần cứng (VHDL,
Verilog, …) xây dựng thực hiện bộ cộng.
b) Lựa chọn cấu trúc MOSFET thích hợp thực hiện bộ cộng
c) Phác họa layout bộ cộng bằng hệ thống layout hình que
Câu hỏi 3.26 : Thực hiện thiết kế một bộ nhân nhị phân 2-bít
a) Viết các biểu thức hàm lô-gic mô tả bộ nhân. Sử dụng ngôn ngữ mô tả phần cứng (VHDL,
Verilog, …) xây dựng thực hiện bộ nhân.
b) Lựa chọn cấu trúc MOSFET thích hợp thực hiện bộ nhân
c) Phác họa layout bộ nhân bằng hệ thống layout hình que.
Câu hỏi 3.27 : Thực hiện thiết kế một bộ ghi dịch 2-bít cấu trúc hình phễu
a) Viết các biểu thức hàm lô-gic mô tả bộ ghi dịch. Sử dụng ngôn ngữ mô tả phần cứng
(VHDL, Verilog, …) xây dựng thực hiện bộ ghi dịch.
b) Lựa chọn cấu trúc MOSFET thích hợp thực hiện bộ ghi dịch
c) Phác họa layout bộ ghi dịch bằng hệ thống layout hình que.
Câu hỏi 3.28 : Thực hiện thiết kế một bộ đếm đồng bộ 2-bít
a)
b)
c)

Viết các biểu thức hàm lô-gic mô tả bộ đếm. Sử dụng ngôn ngữ mô tả phần cứng
(VHDL, Verilog, …) xây dựng thực hiện bộ đếm.

Lựa chọn cấu trúc MOSFET thích hợp thực hiện bộ đếm.
Phác họa layout bộ đếm bằng hệ thống layout hình que.

Câu hỏi 3.29 : Xét một hàm lô-gic
a) Chọn và vẽ sơ đồ lô-gic thực hiện hàm đã cho


b) Phác họa layout hình que cho sơ đồ lô-gic đã chọn
c) Nêu các điểm cần lưu ý khi thực hiện layout để đạt được mạch với diện tích layout tối thiểu
Câu hỏi 3.30: Xem xét một máy thu đơn giản trong hệ thống SDR (Software Defined Radio).
Hãy thực hiện phân tích thiết kế theo cách tiếp cận phân cấp cho máy thu kể trên.
Ghi chu: Ký hiệu (mã) câu hỏi được quy định X.Y
Trong đo : + X tương đương số điểm câu hỏi (X chạy từ 1 đến 5).
+ Y là câu hỏi thứ Y (Y chạy từ 1 trở đi)
2. Đề xuất các phương án tổ hợp câu hỏi thi thành các đề thi:
A) Cấu truc ra đề thi: Khi thực hiện ra đề thi, thực hiện theo phương án
- 3 câu 1 điểm
- 2 câu 2 điểm
- 1 câu 3 điểm
Chú ý: Các trong một đề không được phép có nhiều hơn một câu 1 điểm thuộc cùng một
nhóm (A, B,…)
B) Dữ liệu bài tập: Đề nghị thay đổi số liệu trong các câu bài tập trước khi ra đề thi
C) Thời gian làm bài thi: 90 phút
3. Hướng dẫn cần thiết khác: ............................................................................................................
………………………………………………………………………………………………………...
Ngân hàng câu hỏi thi này đã được thông qua bộ môn và nhom cán bộ giảng dạy học phần.

Hà Nội, ngày . . . tháng 5 năm 2019.
Trưởng khoa

TS. Nguyễn Ngọc Minh

Trưởng bộ môn

Giảng viên chủ trì biên soạn

Trương Cao Dũng