Thiết kế và mô hình hóa mã pluto cho hệ mimo trên fpgas

Đại Học Quốc Gia Tp. Hồ Chí Minh
TRƯỜNG ĐẠI HỌC BÁCH KHOA

LÊ PHÚ THÀNH

THIẾT KẾ VÀ MƠ HÌNH HĨA MÃ PLUTO
CHO HỆ MIMO TRÊN FPGAs

Chuyên ngành : Kỹ thuật điện tử
Mã số ngành : 60.52.70

LUẬN VĂN THẠC SĨ

Tp. Hồ Chí Minh, tháng 7 năm 2007


CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI
TRƯỜNG ĐẠI HỌC BÁCH KHOA
ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

Cán bộ hướng dẫn khoa học: PGS-TS Lê Tiến Thường

Cán bộ chấm nhận xét 1:…………………………………………………………….

Cán bộ chấm nhận xét 2:…………………………………………………………….

Luận văn thạc sĩ được bảo vệ tại HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC
SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày . . . . . tháng 7 năm 2007.


TRƯỜNG ĐẠI HỌC BÁCH KHOA

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

PHÒNG ĐÀO TẠO SĐH

ĐỘC LẬP – TỰ DO – HẠNH PHÚC
Tp. HCM, ngày . . . . tháng . . . . năm 2007

NHIỆM VỤ LUẬN VĂN THẠC SĨ
Họ tên học viên: Lê Phú Thành

Phái: Nam

Ngày, tháng, năm sinh: 03/09/1981

Nơi sinh: Quảng Ngãi

Chuyên ngành: Kỹ thuật điện tử

MSHV:01405325

I- TÊN ĐỀ TÀI: ‘Thiết kế và mơ hình hóa mã PLUTO trên FPGAs’
II- NHIỆM VỤ VÀ NỘI DUNG:
•

Nghiên cứu các loại mã hố khối khơng gian-thời gian trong kênh thơng tin vơ
tuyến MIMO. Tìm hiểu các đặc tính của hệ thống MIMO, các bộ giải mã được
sử dụng ở phía thu.
• Xây dựng lý thuyết thiết kế mã không gian thời gian tuyến tính PLUTO với
tín hiệu 4-QAM, sử dụng bộ giải mã MMSE tuyến tính ở phía thu.

•

Mơ phỏng q trình mã hóa, giải mã cho mã PLUTO để thấy được ảnh hưởng
của các thông số lên tốc độ lỗi bit. Tiến hành so sánh mã PLUTO với một số
mã thơng dụng là V-BLAST và OSTBC.
• Thực hiện bộ giải mã tuyến tính trên kit FPGA Xilinx XUP Virtex II Pro.

III- NGÀY GIAO NHIỆM VỤ: 22/02/2007
IV- NGÀY HOÀN THÀNH NHIỆM VỤ: 6/07/2007
V- CÁN BỘ HƯỚNG DẪN : PGS.TS LÊ TIẾN THƯỜNG
CÁN BỘ HƯỚNG DẪN

CN BỘ MÔN
QL CHUYÊN NGÀNH

Nội dung và đề cương luận văn thạc sĩ đã được Hội đồng chun ngành thơng qua.
Ngày…...tháng…..năm 2007
TRƯỞNG PHỊNG ĐT – SĐH

TRƯỞNG KHOA QL NGÀNH


LỜI CẢM ƠN

Tôi xin chân thành cảm ơn thầy Lê Tiến Thường đã trực tiếp
hướng dẫn, tạo mọi điều thuận lợi về tài liệu cũng như trang
thiết bị để tôi hồn thành luận văn này.
Tơi cũng xin chân thành cảm ơn quý thầy cô ở Khoa Điện-Điện
tử trường Đại học Bách khoa, là những người truyền đạt kiến

thức, định hướng nghiên cứu trong suốt khóa đào tạo sau đại
học.
Cuối cùng xin cảm ơn gia đình và bạn bè đã giúp đỡ, động viên
trong suốt quá trình học tập và nghiên cứu.
Xin trân trọng ghi nhớ
Lê Phú Thành


ABSTRACT
In recent years, wireless communication systems are demanded for concurrently
transmitting speech, data and video at high rates with limitations on transmission
power and bandwidth. Thus, MIMO (multiple-input multiple-outpt) with basis ideas is
increase data quality (BER) and data rates (bit/s) by using multiple element array
antennas at both ends of the wireless link. The main block of MIMO systems are
Space-time coding which involves coding across space and time. Space-time block
coding is a simple transmit diversity technique in MIMO system technology.

In this thesis, we present a design of a full-rate linear space-time block code for
coherent MIMO communication systems under a quasi-static Rayleigh flat-fading
environment. In this design, we use a linear minimum mean-square error (MMSE) at
the receiver and minimize the asymptotic average bit error rate (BER) when the
transmitted signal is selected from a 4-QAM constellation. This optimization problem
is solved in two main stages: 1) Finding a lower bound on the BER and 2) How this
minimized lower bound can be achieved is then shown. Base on this optimization, an
algorithm of codes is generated, simulated and compared results designed codes to
some other commonly used codes. From these simulation results, we also presents a
FPGA implementation of “full-rate linear space-time block” decoder by using board
XUP Virtex II Pro Development System of Xilinx.

TĨM TẮT
Trong những năm gần đây, các hệ thống thơng tin vơ tuyến địi hỏi truyền đồng thời
tín hiệu thoại, dữ liệu, video tốc độ cao trong đều kiện hạn chế về công suất truyền và
băng thông. Do vậy, kỹ thuật MIMO (Multiple-input multiple-output) với ý tưởng cơ
bản là tăng chất lượng dữ liệu (BER) và tốc độ dữ liệu (bit/s) bằng cách sử dụng nhiều
anten ở cả hai đầu phát, thu. Cốt lõi của các hệ thống MIMO chính là mã hố khơng
gian thời gian; trong đó mã hố khối không gian thời gian là một kỹ thuật phân tập
đơn giản cho các hệ thống MIMO.

Trong luận văn, ta sẽ xem xét việc thiết kế một bộ mã khối khơng gian-thời gian
tuyến tính cho các hệ MIMO dưới ảnh hưởng của mơi trường fading phẳng. Trong
q trình thiết kế, ta sử dụng bộ giải mã trung bình bình phương tối thiểu (MMSE) tại
phía thu và tiến hành tìm cực tiểu tốc độ lỗi bit (BER) khi tín hiệu được chọn từ sơ đồ
chòm sao 4-QAM. Vấn đề sẽ được giải quyết theo 2 bước: 1) Tìm ra cận dưới của
BER và 2) Làm cách nào để đạt được cận dưới này. Dựa vào kết quả này, ta cũng sẽ
xây dựng thuật tốn phát sinh mã, mơ phỏng, và so sánh mã này với một số mã
thường dùng. Từ kết quả mơ phỏng, ta tiến hành tích hợp bộ giải mã của mã trên lên
FPGA thông qua board XUP Virtex II Pro của Xilinx.


MỤC LỤC
Chương 1: GIỚI THIỆU ....................................................................................1
1.1 Đặt vấn đề............................................................................................................. 1
1.2 Nội dung nghiên cứu ............................................................................................ 1
1.3 Bố cục của luận văn.............................................................................................. 2

Chương 2: HỆ THỐNG MIMO ........................................................................3
2.1 Các mơ hình hệ thống thông tin vô tuyến: ........................................................... 3
2.1.1 Hệ thống SISO ............................................................................................... 3
2.1.2 Hệ thống MIMO............................................................................................. 4

2.2 Các đặc tính của hệ thống MIMO ........................................................................ 6
2.2.1 Tốc độ truyền ................................................................................................. 6
2.2.2 Dung lượng kênh truyền ................................................................................ 6
2.2.3 Sự phân tập .................................................................................................... 8
2.2.4 Ghép kênh .................................................................................................... 10
2.2.5 Tóm tắt các đặc tính của hệ thống MIMO................................................... 10
2.3 Các bộ giải mã phía thu...................................................................................... 11
2.3.1 Bộ giải mã khả năng cực đại ML ................................................................ 11
2.3.2 Bộ cân bằng ZF ........................................................................................... 12
2.3.3 Bộ cân bằng MMSE ..................................................................................... 13
2.3.4 Ordered MMSE/ZF-DFE............................................................................. 14

Chương 3: MÃ HĨA KHỐI KHƠNG GIAN-THỜI GIAN .........................17
3.1 OSTBC – Mã hóa khối không gian thời gian trực giao ..................................... 17
3.2 V-BLAST ........................................................................................................... 18
3.3 Mã khối khơng gian thời gian tuyến tính – Linear STBC.................................. 18

Chương 4: MÃ PLUTO VỚI TÍN HIỆU 4-QAM .........................................21
4.1 Hàm xác suất lỗi bit............................................................................................ 21
4.2 Cực tiểu xác suất lỗi bit...................................................................................... 24
4.3 Mã PLUTO với xác suất lỗi bit tối ưu................................................................ 30

Chương 5: MÃ PLUTO CHO KIỂU ĐIỀU CHẾ BẤT KỲ .........................33
5.1 Cực tiểu MSE tổng quát ..................................................................................... 33
5.2 Hiệu suất từ mã trong MSE ................................................................................ 35
5.3 Thông tin tương hỗ đối với mã PLUTO............................................................. 36

Chương 6: PHÁT SINH MÃ VÀ MƠ PHỎNG .............................................40
6.1 Thuật tốn phát sinh mã ..................................................................................... 40

6.2 Kết quả mô phỏng và so sánh với một số mã thông dụng ................................. 41
6.2.1 PLUTO và Uncoded .................................................................................... 43
6.2.2 PLUTO và V-BLAST.................................................................................... 43
6.2.3 PLUTO và OSTBC....................................................................................... 44
6.2.4 PLUTO với số anten phát khác nhau .......................................................... 45
6.2.5 PLUTO với số anten thu khác nhau ............................................................ 46

Chương 7: BỘ GIẢI MÃ CHO PLUTO TRÊN FPGA ................................47
7.1 Ngôn ngữ mô tả phần cứng (HDL) .................................................................... 47
7.1.1 Giới thiệu ..................................................................................................... 47
7.1.2 Sơ đồ luồng thiết kế tổng quát với ngôn ngữ HDL...................................... 47
7.1.3 Thiết kế số với VHDL .................................................................................. 52
7.2 Công nghệ FPGA ............................................................................................... 52
7.2.1 Giới thiệu ..................................................................................................... 52
7.2.2 Ứng dụng của FPGA ................................................................................... 53
7.2.3 Quá trình thực thi FPGA ............................................................................. 54
7.2.4 Kit XUP Virtex II Pro Development System................................................ 54
7.3 Phần mềm Xilinx ISE......................................................................................... 61
7.3.1 Giới thiệu ..................................................................................................... 61
7.3.2 Module tạo CORE ....................................................................................... 63
7.4 Thực hiện phần cứng bộ giải mã tuyến tính:...................................................... 64
7.4.1 Phân tích...................................................................................................... 64
7.4.2 Sơ đồ khối thiết kế: ...................................................................................... 65
7.4.3 Khối UART1 và UART2............................................................................... 68
7.4.4 RAM và ROM............................................................................................... 70
7.4.5 Khối nhân và cộng....................................................................................... 70
7.4.6 Khối threshold detector ............................................................................... 70
7.4.7 Khối điều khiển............................................................................................ 71
7.4.8 Kết quả thực hiện......................................................................................... 72

Chương 8: KẾT LUẬN ....................................................................................75
8.1 Kết luận .............................................................................................................. 75
8.2 Hướng phát triển đề tài....................................................................................... 76

TÀI LIỆU THAM KHẢO................................................................................77
PHỤ LỤC A: BIỂU THỨC CỦA MA TRẬN HIỆP PHƯƠNG SAI ..........79
PHỤ LỤC B: MSE VÀ SINR CHO CHO BIT VÀ SYMBOL .....................81
PHỤ LỤC C: TÍNH TỐN SỐ THỰC ..........................................................83


DANH SÁCH CÁC HÌNH
Hình 2.1: Mơ hình hệ thống SISO ................................................................................. 3
Hình 2.2: Mơ hình hệ thống MISO ................................................................................ 3
Hình 2.3: Mơ hình hệ thống SIMO ................................................................................ 4
Hình 2.4: Mơ hình hệ thống MIMO............................................................................... 4
Hình 2.5: Hệ thống MIMO trong mơi trường fading Rayleigh phẳng .......................... 5
Hình 3.1: Sơ đồ hệ thống cho Linear STBC với bộ giải mã tuyến tính....................... 19
Hình 6.1: Giải thuật mơ phỏng hệ MIMO dùng mã PLUTO ...................................... 41
Hình 6.2: Giao diện chương trình mơ phỏng ............................................................... 42
Hình 6.3: Giao diện mơ Simulation và FPGAs............................................................ 42
Hình 6.4: Giao diện vẽ đồ thị BER .............................................................................. 42
Hình 6.5: Giản đồ BER của hệ thống dùng PLUTO và Uncoded ............................... 43
Hình 6.6: Giản đồ BER của PLUTO và V-BLAST..................................................... 44
Hình 6.7: Giản đồ BER của PLUTO và OSTBC......................................................... 45
Hình 6.8: Giản đồ BER của PLUTO với số anten phát khác nhau.............................. 46
Hình 6.9: Giản đồ BER của PLUTO với số anten thu khác nhau ............................... 46
Hình 7.1: Sơ đồ luồng thiết kế phần cứng tổng quát ................................................... 49
Hình 7.2: Quá trình tổng hợp trong thiết kế phần cứng bằng VHDL .......................... 50
Hình 7.3: Mơ tả mức chuyển thanh ghi ....................................................................... 50

Hình 7.4: Các bước tổng hợp mơ tả VHDL RTL ........................................................ 51
Hình 7.5: Kiến trúc tổng quát của một FPGA ............................................................. 53
Hình 7.6: Quá trình thực thi FPGA.............................................................................. 54
Hình 7.7: Board Xilinx XUP Virtex II Pro Development System............................... 55
Hình 7.8: Sơ đồ khối của board XUP Virtex II Pro Development System ................. 56
Hình 7.9: Kiến trúc tổng quát của Virtex-II Pro .......................................................... 56
Hình 7.10: Kiến trúc khối xử lý ................................................................................... 57
Hình 7.11: Phần tử CLB của Virtex-II Pro .................................................................. 58
Hình 7.12: Cấu hình slice Virtex-II Pro....................................................................... 59


Hình 7.13: Khối nhân và khối BSR+Memory ............................................................. 59
Hình 7.14: Khối nhân 18 bits ....................................................................................... 60
Hình 7.15: Phân phối clock của Virtex-II Pro ............................................................. 61
Hình 7.16: Các cơng cụ trong CAD FPGA của Xilinx................................................ 62
Hình 7.17: Giao diện Project Navigator ...................................................................... 63
Hình 7.18: Chương trình tạo core bộ nhớ ROM .......................................................... 64
Hình 7.19: Mơ hình phần cứng .................................................................................... 65
Hình 7.20: Sơ đồ giải thuật dùng FPGA...................................................................... 66
Hình 7.21: Sơ đồ khối thiết kế ..................................................................................... 67
Hình 7.22: Khối giao tiếp UART1............................................................................... 68
Hình 7.23: Sơ đồ máy trạng thái của khối UART1 ..................................................... 68
Hình 7.24: Khối giao tiếp UART2............................................................................... 69
Hình 7.25: Sơ đồ máy trạng thái của khối UART2 ..................................................... 69
Hình 7.26: Khối RAM_BLOCK và ROM_BLOCK ................................................... 70
Hình 7.27: Khối nhân và cộng ..................................................................................... 70
Hình 7.28: Khối tách ngưỡng-threshold detector ........................................................ 71
Hình 7.29: Chịm sao tín hiệu 4-QAM......................................................................... 71
Hình 7.30: Khối điều khiển.......................................................................................... 71
Hình 7.31: Sơ đồ các khối chức năng của bộ mã hóa trên FPGAs.............................. 74

CÁC TỪ VIẾT TẮT
BER

Bit Error Rate

DFE

Decision Feedback Equalization

ED

Eigen Decomposition

FDM

Frequency-Division Multiplexing

HDL

Hardware Description Language

ISI

Intersymbol Interference

ISE

Integrated Software Environment

i.i.d

identically independent distributed

LSTBC

Linear Space-Time Block Code

MIMO

Multiple-Input Multiple-Output

MISO

Multiple-Input Single-Output

MMSE

Minimum Mean Square Error

ML

Maximum-Likelihood

OSTBC

Orthogonal Space-time Block Code

pcu

per channel use

PDF

Probability Density Function

PSD

Positive Semi-Definite

PLA

Programmable Logic Array

PLD

Programmable Logic Device

PROM

Programmable Read-Only Memory

RAM

Random Access Memory

RF

Radio Frequency

ROM

Read-Only Memory

SER

Symbol Error Rate

SISO

Single-Input Single-Output

SIMO

Single-Input Multiple-Output

SINR

Signal to Interference plus Noise Ratio


SNR

Signal to Noise Ratio

SoC

Systems On Chip

SRAM

Static Random Access Memory

STBC

Space-Time Block Code

SVD

Singular Value Decomposition

TDM

Time-Division Multiplexing

V-BLAST

Vertical Bell laboratories Layered Space-Time

VHDL

VHSIC Hardware Description Language

VHSIC

Very High Speed Integrated Circuits

VLSI

Very Lage Scale Integration

XUP

Xilinx University Program

ZF

Zero-Forcing


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

Chương 1: GIỚI THIỆU
1.1 Đặt vấn đề
Hầu hết các hệ thống thông tin vô tuyến truyền thống đều sử dụng một anten ở
phía phát và một ở phía thu. Tuy nhiên, điều này trở nên không phù hợp khi
truyền thông tốc độ cao với điều kiện giới hạn công suất và nguồn tài nguyên tần
số.
Các hệ thống MIMO (Multi-Input Multi-Output) với nhiều anten ở cả phía phát
và phía thu là giải pháp cho vấn đề trên bởi tốc độ truyền cao và độ lợi phân tập
của chúng. Trong đó việc phân tập bao gồm phân tập thời gian, không gian, tần
số. Tuy nhiên, fading đa đường xuất hiện trong hệ thống gây khó khăn cho việc
duy trì tính xác thực thông tin truyền đặc biệt khi không biết các hệ số fading tại
phía thu, ví dụ: trong mơi trường fading rộng lớn. Do vậy, việc tăng chất lượng
thông tin trong môi trường kênh truyền fading dưới sự tác động của nhiễu hoặc
can nhiễu từ user khác được đề cao. Vì lẽ đó, hiệu quả của việc thiết kế mã khi sử
dụng các điều chế tiêu biểu nhằm giảm xác suất lỗi bit là một trong những mục

tiêu được quan tâm.
Mã hóa khối khơng gian thời gian (Space time block code - STBC) với ưu điểm
trong việc phân tập cả hai miền không gian-thời gian được quan tâm rộng lớn
trong những năm gần đây. Việc nghiên cứu STBC đã đạt được kết quả là một số
mã đạt tốc độ tối đa (full rate) [4],[9] và phân tập toàn diện (full diversity)
[10],[11] xét theo khía cạnh thực hiện đơn giản. Tuy nhiên, đôi khi những mã này
lại hạn chế dung lượng kênh truyền theo [1]. Mã hóa tuyến tính khơng gian thời
gian (Liner STBC) [9] là thành viên của mã STBC với cấu trúc đơn giản và khả
năng đạt tốc độ truyền cao. Thêm vào đó hầu hết các bộ mã STBC sử dụng bộ
giải mã khả năng cực đại (Maximum likelihood-ML) bởi sự vượt trội về tốc độ
lỗi bit (BER) khi so với các bộ giải mã khác. Tuy nhiên, nó có khuyết điểm là
phức tạp trong tính tốn, đặc biệt khi số anten ở phía phát lớn. Do vậy, luận văn
hướng tới việc thiết kế một mã Liner STBC có thể đạt được BER tối ưu khi sử
dụng bộ giải mã đơn giản hơn.

1.2 Nội dung nghiên cứu
Dựa trên hướng thiết kế mã khối STBC tuyến tính, luận văn sẽ xây dựng lý
thuyết thiết kế mã sao cho mã này đạt xác xuất lỗi tối ưu khi tín hiệu phát được
điều chế 4-QAM và bộ giải mã tuyến tính phía thu – bộ giải mã trung bình bình
phương tối thiểu (MMSE detector) kết hợp với việc phân tích ngưỡng và được
đặt tên là PLUTO. Việc phân tích thiết kế PLUTO sẽ được tiến hành bằng cách
biến đổi hệ thống gốc sang hệ thống tương đương bằng mơ hình tốn học. Sau
đó, dưới tác động của nhiễu Gaussian, can nhiễu, xác xuất lỗi bit sẽ được mô tả

Chương 1: Giới thiệu

1

HV: KS.Lê Phú Thành

TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

thơng qua một số hàm Q, trong đó các hàm này đơn điệu và lồi trong những
khoảng giá trị xác định. Việc khó nhất để cực tiểu các biểu thức về xác suất lỗi
bit là cấu trúc phức tạp của ma trận kênh truyền. Điều này được giải quyết bằng
cách tìm ra một số cận dưới của xác xuất lỗi bit và cuối cùng là một giá trị hằng
số nhỏ nhất. Bằng cách tìm điều kiện để các cận dưới này đạt được, cấu trúc mã
tối ưu sẽ được thiết lập.
Thêm vào đó luận văn cũng xem xét các tiêu chuẩn thiết kế mã PLUTO cho các
tín hiệu phát được ánh xạ với bất kỳ chòm sao nào khi sử dụng bộ thu MMSE.
Một phần quan trọng nữa là ta sẽ khảo sát vấn đề dung lượng kênh cho cấu trúc
mã này: không mất dung lượng kênh ergodic; dung lượng kênh thông thường
đảm bảo. Như vậy, mã này đạt được xác xuất lỗi bit tối ưu (đối với chòm sao 4QAM), bộ thu tuyến tính và dung lượng kênh.
Dựa trên kết quả mô phỏng, luận văn cũng tiến hành tích hợp bộ giải mã của mã
này lên FPGAs thơng qua board XUP Virtex II Pro của Xilinx như là một hướng
tiếp cận công nghệ này.

1.3 Bố cục của luận văn
Bố cục của luận văn như sau:
i Chương 2 sẽ giới thiệu mơ hình hệ thống thơng tin MIMO, một số đặc
tính của hệ thống. Ngồi ra chương 2 cũng nêu ra một số bộ giải mã phía
thu thơng dụng.
i

Chương 3 nêu ra một vài bộ mã STBC thông dụng: cấu trúc mã, đặc tính
của mã. Các khái niệm về mã hóa khơng gian thời gian tuyến tính cũng
được giới thiệu chi tiết ở đây.

i Chương 4 sẽ tập trung tới việc thiết kế bộ mã PLUTO (cho tín hiệu 4QAM) khi sử dụng bộ giải mã MMSE ở phía thu.
i Chương 5 sẽ xem xét các tiêu chuẩn thiết kế mã PLUTO đối với bất kỳ
chịm sao tín hiệu nào. Cũng trong chương này ta sẽ chứng minh mã
PLUTO sẽ không đánh mất dung lượng ergodic.
i Chương 6 là phần thuật tốn phát sinh mã PLUTO và mơ phỏng kênh
truyền ứng dụng mã này. Cũng trong chương này ta sẽ tiến hành so sánh
mã PLUTO với một số mã thơng dụng qua một vài ví dụ.
i Chương 7 là phần mô tả việc thực hiện phần cứng bộ giải mã MMSE cho
mã PLUTO thông qua sử dụng board FPGA XUP Virtex II Pro của Xilinx.
i Kết luận và hướng phát triển đề tài được thảo luận ở chương 8 của luận
văn.

Chương 1: Giới thiệu

2

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

Chương 2: HỆ THỐNG MIMO
2.1 Các mơ hình hệ thống thơng tin vơ tuyến:
2.1.1 Hệ thống SISO
h

h

Hình 2.1: Mơ hình hệ thống SISO
Trong hầu hết các hệ thống thơng tin vơ tuyến truyền thống đều là một
anten ở phía phát và một ở phía thu (Single Input Single Output - SISO)
như mơ tả ở hình 2.1. Ở đây dịng dữ liệu sẽ được truyền nối tiếp thông qua
một anten. Do vậy tốc độ truyền của hệ thống sẽ chậm, ví dụ: số symbol
truyền trong một đơn vị thời gian bị hạn chế. Một vấn đề khác của hệ SISO
là sự phụ thuộc vào môi trường truyền giữa chỉ một cặp anten phát thu. Nếu
thơng tin kênh truyền h có cường độ nhỏ, tương ứng điều kiện của kênh
fading thì tín hiệu truyền có thể khơng được khơi phục tại phía thu. Hơn
nữa, đối với thơng tin vơ tuyến, chất lượng của hệ SISO bị ảnh hưởng bởi
hiệu ứng đa đường. Hình 2.1 minh họa cho vấn đề này với tín hiệu được
truyền thơng qua hai đường h, h . Nếu hai đường này có độ dài khác nhau,
tín hiệu tới phía thu từ hai đường sẽ có pha khác nhau; kết quả là tín hiệu
khơi phục sẽ có phần được tăng cường trong khi một phần lại bị loại bỏ.
Điều này có nghĩa là tín hiệu nhận được sẽ trở thành tín hiệu nhiễu hoặc bị
mất vĩnh viễn.
Anten 1

Anten 2

Kênh truyền
Channel

Bộ thu
Receiver

H
Anten M

Hình 2.2: Mơ hình hệ thống MISO

Chương 2: Hệ thống MIMO

3

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

Để tăng tốc độ truyền dữ liệu mà không mất hiệu suất tần số, hệ thống đa
anten phía phát được giới thiệu như hình 2.2. Tuy nhiên, do phía thu vẫn là
một anten nên hiệu suất truyền vẫn bị ảnh hưởng nhiều bởi môi trường
truyền và hiệu ứng đa đường.

h1

h2

hN

Hình 2.3: Mơ hình hệ thống SIMO
Để khắc phục nhược điểm kênh truyền hệ thống SIMO được giới thiệu như
hình 2.3. Hệ thống này, với một anten phía phát và nhiều anten phía thu, sẽ
có một số dường với SNR cao và có thể khơi phục tín hiệu một cách chính
xác. Tuy nhiên, tốc độ truyền của hệ thống này vẫn như thấp như hệ thống
SISO. Để tăng tốc độ và hiệu suất truyền hệ thống MIMO được giới thiệu.

2.1.2 Hệ thống MIMO
Tranmitter

Coding
Modulation
Weighting/mapping

Receiver

Channel
Kênh truyền

10011011

10011011

H

Mã hóa
Điều chế
Trọng số hóa/
Ánh xạ
M anten phát

Weighting/demapping
Demodulation
Decoding
Trọng số hóa/
Ánh xạ ngược
Giải điều chế

Giải mã

N anten thu

Hình 2.4: Mơ hình hệ thống MIMO
Hệ thống MIMO sử dụng các dãy anten ở cả hai đầu kênh truyền: nhiều
anten cho phía thu và nhiều anten cho phía phát như mơ tả trong hình 2.4.
Cốt lõi của hệ thống MIMO là việc xử lý tín hiệu theo khơng gian thời gian.
Giờ chúng ta sẽ xem xét hệ thống MIMO với M anten phía phát và N anten
phía thu trong mơi trường fading Rayleigh phẳng như hình 2.5. Tại thời
điểm t, mỗi anten phía phát sẽ phát đi một symbol stm với công suất
Chương 2: Hệ thống MIMO

4

ρ/M

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

tương ứng hệ số kênh truyền fading htmn , m = 1, 2,..., M ; n = 1, 2,..., N đến tất cả
anten ở phía thu ( ρ là tỷ số cơng suất trên nhiễu mong đợi tại phía thu).
Mỗi anten phía thu đều nhận được tín hiệu từ N anten phía phát. Tín hiệu
phía thu chịu sự tác động bởi nhiễu Gaussian có phân bố đồng đều độc lập
(identically independent distributed – i.i.d) với zero mean và unit
covariance wtn . Biểu thức phía thu cho mỗi anten được mô tả như sau:

xtn =

ρ
M

M

∑h
m =1

s + wtn

tmn tm

t = 1, 2,...T

(2.1)

Trong luận văn này, chúng ta sẽ chỉ xem xét hệ thống trong môi trường
kênh truyền slow flat fading; với các hệ số htmn là không đổi trong T khe
thời gian truyền dữ liệu và có thể thay đổi trong T khe thời gian kế đó.
Trong T khe thời gian mỗi hệ số htmn là độc lập với nhau và có phân bố i.i.d
phức CN (0,1) ; CN (0,1) là phân bố Gaussian phức với trung bình zero và
phương sai đơn vị. Ngoài ra, chúng ta xem xét việc truyền một khối các
symbol tại thời điểm t của mỗi T khe thời gian.

Hình 2.5: Hệ thống MIMO trong mơi trường fading Rayleigh phẳng
Xét tại thời điểm t, ma trận vectơ tín hiệu s M ×1 có M tín hiệu
sm , m = 1, 2...M được phát từ M anten và phía thu sẽ nhận được N tín hiệu xn

chứa trong vectơ x N×1 . Biểu thức mơ tả hệ thống được viết như sau:
x N ×1 =

Chương 2: Hệ thống MIMO

ρ
M

H N ×M s M ×1 + w N ×1

5

(2.2)

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

với H N ×M là ma trận kênh truyền N × M với thành phần thứ n × m là hnm và
w N ×1 là vector nhiễu N × 1 với mỗi thành phần nhiễu wn . Từ phân bố thống

kê của sm và wn , dễ dàng thấy rằng ma trận hiệp phương sai của
s M ×1 và w N×1 đều là ma trận đơn vị:

E(ss H ) = I M ;

Ε(ww H ) = I N

(2.3)

2.2 Các đặc tính của hệ thống MIMO
Trong phần này ta xem xét một số đặc tính của hệ thống MIMO được mơ tả ở
phần 2.1. Có 4 đặc tính hay được đề cập khi nói đến hệ thống MIMO: tốc độ
truyền dữ liệu, dung lượng kênh truyền, phân tập và ghép kênh. Sau đây ta xem
xét lần lượt các đặc tính này.
2.2.1 Tốc độ truyền
Gọi L là số symbols truyền trong T khe thời gian ở hệ thống được mô tả
như hình 2.5. Lúc đó tốc độ truyền symbol sẽ là Rs = L / T symbols/kênh sử
dụng (symbols per channel use - pcu). Từ đây ta có định nghĩa tốc độ
truyền bit sẽ là: Rb =

L
log 2 M _ ary bits pcu với M_ary là số điểm trong
T

chòm sao ánh xạ (ví dụ: 4-QAM, QPSK có 4 điểm; 16-QAM có 16 điểm).
Một đặc tính quan trọng của hệ MIMO khi so sánh với SISO đó là tốc độ
truyền cao khơng tốn nhiều về phổ tần. Vì vậy, tốc độ truyền tối đa của hệ
thống là một trong những tiêu chuẩn để thiết kế bộ mã hóa. Khái niệm tốc
độ truyền tối đa là nói đến tốc độ truyền symbol, và trong hệ thống MIMO
có sự tồn tại cận trên của số symbol tối đa truyền an toàn qua kênh truyền.
Cận trên này có thể gọi là bậc (rank) của kênh truyền MIMO và được định
nghĩa là số phương trình độc lập rút ra từ hệ thống tuyến tính được mơ tả ở
phương trình 2.2. Bậc của kênh truyền MIMO cũng chính là bậc đại số của
ma trận kênh truyền H N ×M với lưu ý là bậc của ma trận ln nhỏ hơn hoặc
bằng min(số hàng, số cột). Vì các hệ số trong ma trận H N ×M ở phương trình
2.2 là độc lập do đó tốc độ truyền tối đa ở đây là Rs = min{M , N } . Bất kỳ bộ

mã nào đạt được tốc độ truyền symbol tối đa này thì được gọi là đạt tốc độ
tối đa (full rate).
2.2.2 Dung lượng kênh truyền
Khái niệm dung lượng được định nghĩa là lượng thông tin tương hỗ lớn
nhất giữa phía phát và phía thu (maximum mutual information), và đây

Chương 2: Hệ thống MIMO

6

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

cũng là một tiêu chuẩn khi thiết bộ mã. Chúng ta sẽ lần lượt xem xét dung
lượng của từng hệ thống mà mơ hình đã được giới thiệu ở phần 2.1.
Ở mơ hình SISO hình 2.1, dung lượng Shanon của hệ thống được cho bởi
[14], [13], [1]:
C = log 2 (1 + ρ h )
2

(2.4)

bits / s / Hz

Đối với hệ thống gồm N anten ở phía thu như mơ tả ở hình 2.3; dung lượng
hệ thống SIMO sẽ là:

N

2
C = log 2  1 + ρ ∑ hi 
i =1



(2.5)

bits / s / Hz

với hi là độ lợi kênh truyền từ anten phát tới anten thu thứ i.
Một cách tương tự đối với hệ thống MISO hình 2.2 với M anten phía phát
sẽ có dung lượng là:
ρ

C = log 2 1 +
 M

M

∑h
i =1

2

i






bits / s / Hz

(2.6)

Đối với hệ thống MIMO được mơ tả ở hình 2.4 và biểu thức 2.2, dung
lượng hệ thống sẽ theo biểu thức nổi tiếng sau [13], [1]:
 
ρ

CEP = log 2  det  I M + HH H  
M

 

bits / s / Hz

(2.7)

Foschini [13] và Telatar [1] đều chứng minh rằng dung lượng trong 2.7
tăng tuyến tính với min{M , N } . Thật vậy, phương trình 2.7 có thể được viết
lại như [1] :
CEP =

min{ M , N }

∑
i =1

ρ 

log 2 1 + λi 
 M 

bits / s / Hz

(2.8)

với λi λi , i = 1,..., min{M , N } là các giá trị riêng khác không của ma trận
Wishart W :
H
HH , M ≤ N
W= H
H H, M > N

(2.9)

Rõ ràng việc tăng dung lượng phụ thuộc vào đặc tính của các giá trị riêng
λi .
Với định nghĩa về dung lượng trong biểu thức 2.7 như là biến ngẫu nhiên,
vấn đề phát sinh là làm cách nào để mơ tả đặc tính tốt nhất. Có hai cách

Chương 2: Hệ thống MIMO

7

HV: KS.Lê Phú Thành

TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

thường dùng là: dung lượng trung bình (hay ergodic) [1] và dung lượng
outage [14]. Dung lượng ergodic có dạng:

 
ρ
 
CE = E log 2  det  I M + HH H    bits / s / Hz
M
 
 


(2.10)

với E {}
. là kỳ vọng.
Chúng ta định nghĩa, xác xuất outage tại tốc độ R là:
P ( frame error ) ≥ Poutage ( R) = P {C EP < R}

(2.11)

và dung lượng outage được định nghĩa là tốc độ bit tối đa khi truyền tất cả
frame dữ liệu được bảo tồn qua đường truyền sao cho đạt xác xuất outage.
2.2.3 Sự phân tập
Các hệ thống MIMO bị méo dạng kênh truyền bởi hiệu ứng đa đường. Hơn

nữa, có sự tác động của nhiễu và can nhiễu từ các user khác. Do vậy, SINR
ở phía thu có thể là rất nhỏ và bộ thu có thể khơng khơi phục đúng tín hiệu
phát. Tuy nhiên, đa đường cũng cung cấp nhiều bản sao của tín hiệu truyền
tại đầu thu. Tại cùng mộ thời điểm xác suất để suy hao kênh truyền của tất
cả các đường khác nhau cùng thấp là rất nhỏ nếu công suất truyền được đều
chỉnh. Do vậy, sẽ tồn tại một vài bản sao tín hiệu với SINR có thể chấp
nhận được và bảo đảm cho sự khơi phục tín hiệu phát tại đầu thu. Việc
truyền tín hiệu qua nhiều đường khác nhau nhằm tăng độ tin cậy của việc
thu nhận tín hiệu mà khơng cần tăng công suất phát hoặc hy sinh băng
thông gọi là sự phân tập. Nói một cách khác sự phân tập địi hỏi nhiều bản
sao của tín hiệu truyền tại đầu thu, tất cả mang thông tin giống nhau nhưng
với lượng tương quan nhỏ trong thông tin thống kê fading.
Ý tưởng cơ bản của phân tập là nếu có hai hay nhiều mẫu độc lập của tín
hiệu được lấy, những mẫu này sẽ suy giảm theo kiểu không tương quan, thí
dụ một số mẫu bị suy giảm rất nhiều trong khi một số mẫu khác thì suy
giảm ít hơn. Điều này có nghĩa là xác suất của những mẫu này được dưới
một mức nào đó thấp hơn rất nhiều so với xác suất của một mẫu riêng rẽ bất
kỳ dưới mức đó. Vì vậy, một sự kết hợp thích hợp của những mẫu khác
nhau dẫn đến sự suy giảm rất lớn của hiện tượng fading và do đó cải thiện
độ tin cậy của việc truyền.
Có nhiều kiểu phân tập như: phân tập thời gian, phân tập không gian và
phân tập tần số. Tuy nhiên trong hệ thống MIMO như mô tả ở hình 2.5
phân tập được sử dụng là phân tập khơng gian. Phân tập khơng gian cịn

Chương 2: Hệ thống MIMO

8

HV: KS.Lê Phú Thành

TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

được gọi là phân tập anten. Nó thường thực hiện bằng cách sử dụng nhiều
anten hoặc nhiều dãy anten được sắp xếp với nhau trong không gian cho
việc phát hoặc thu. Các anten này được đặt riêng rẽ bằng một khoảng cách
thích hợp trong khơng gian sao cho mỗi tín hiệu riêng lẻ khơng tương quan
nhau. u cầu về sự ngăn cách này thay đổi theo chiều cao của anten, mơi
trường truyền và tần số. Điển hình, khoảng cách là một vài lần bước sóng là
đủ để đạt được những tín hiệu khơng tương quan. Trong phân tập khơng
gian, những bản sao của tín hiệu phát thường được đưa đến đầu thu dưới
dạng các phần thêm vào trong miền không gian. Phân tập không gian không
làm giảm hiệu quả băng thơng và tính chất này thường rất hấp dẫn cho
thông tin vô tuyến tốc độ cao trong tương lai.
Một khái niệm quan trọng cần được lưu ý ở đây chính là bậc phân tập được
định nghĩa là số nhánh khơng gian khơng tương quan tại phía phát hay phía
thu. Về mặt toán học, khái niệm bậc phân tập được rút ra từ biểu thức của
xác suất lỗi. Ví dụ: Xem xét hệ thống MIMO ở hình 2.5 với bộ giải mã
maximum likelihood được xử dụng (sẽ nói ở phần sau) và chuỗi dữ liệu giải
mã là các khối. Giả sử X1, X2 là hai khối dữ liệu M × T được truyền và
∆ = X1 − X 2
 K

P [ X1 → X 2 ] ≤ SNR − N .min ∆≠0 rank ( ∆ ) ×  ∏ α i2 
 i =1

K = min{M , T }

−N

. Với SNR lớn, xác suất để bộ

giải mã nhận lầm giữa hai khối (pair-wise error probability) có cận trên cho
bởi [14]:
P [ X1 → X 2 ] ≤ SNR

− N .min ∆≠0 rank ( ∆ )

 K

×  ∏ α i2 
 i =1


−N

(2.12)

với K = min{M , T } , α i là giá trị riêng của ma trận ∆ , và min ∆≠0 rank (∆ ) là
bậc ma trận nhỏ nhất của tất cả ma trận ∆ . Để tối thiểu biểu thức 2.12, ta
lưu tới hai giá trị:
•

Tối đa bậc phân tập: N .min ∆≠0 rank (∆)

•

Tối đa độ lợi mã hóa:  ∏ α i2 



K





i =1



Trong trường hợp đặc biệt khi M ≤ T , N .min ∆≠0 rank (∆) ≤ N .M ; bộ mã
được cho là đạt phân tập toàn diện (full diversity) nếu bậc phân tập bằng
N .M .

Chương 2: Hệ thống MIMO

9

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

Khi SNR lớn thì biểu thức (2.12) phụ thuộc vào bậc phân tập, do vậy độ lợi
phân tập quan trọng hơn độ lợi mã hóa khi SNR lớn. Độ lợi phân tập hay độ

lợi mã hóa ảnh hưởng tới chất lượng truyền dữ liệu như xác suất lỗi thấp…,
do đó tiêu chuẩn về phân tập tồn diện hay tối đa độ lợi mã hóa là những
tiêu chuẩn rất quan trọng khi thiết kế mã cho hệ MIMO.
2.2.4 Ghép kênh
Ghép kênh là gởi nhiều tín hiệu hoặc dịng thơng tin qua kênh truyền tại
cùng một thời điểm và khôi phục riêng lẽ tại phía thu. Khái niệm này tương
tự như ghép kênh thời gian TDM hay ghép kênh tần số FDM. Tuy nhiên,
trong hệ thống MIMO khái niệm ghép kênh là ghép kênh khơng gian
(spatial multiplexing). Ví dụ, ở hình 2.5 mỗi anten phía phát phát đi thơng
tin độc lập và ở đây có sự ghép kênh khơng gian trên các anten khác nhau ở
phía phát. Ghép kênh tăng tốc độ dữ liệu truyền và giúp đạt được dung
lượng kênh. Tuy nhiên, do khơng có sự lặp lại thơng tin trên các anten
khác nhau phía phát nó có phân tập truyền thấp.
2.2.5 Tóm tắt các đặc tính của hệ thống MIMO
Chúng ta đã nêu ra bốn đặc tính của hệ MIMO cùng với đó là những tiêu
chuẩn để thiết kế bộ mã dựa trên các đặc tính này. Một cách tổng qt, có 2
tiêu chí cho việc truyền thơng qua kênh MIMO:
1. Tối đa tốc độ truyền
2. Tối đa độ lợi phân tập với mục tiêu giảm xác suất lỗi
Tiêu chí đầu tiên tập trung vào việc tăng tốc độ truyền dữ liệu. Mục tiêu
này là thực hiện ghép kênh khơng gian và gởi càng nhiều tín hiệu độc lập
tại một tốc độ lỗi xác định. Tiêu chí thứ 2 tập trung vào việc tăng chất
lượng truyền dẫn, ví dụ tiêu chuẩn thiết kế phân tập. Để đạt độ lợi phân tập,
chúng ta cố gắng gửi và nhận càng nhiều tín hiệu lặp lại cùng thơng tin
càng tốt. Ví dụ: mã khối không gian-thời gian trực giao (OSTBC) đặt nền
tảng bởi Alamouti [2], và Tarokh [3] có độ lợi phân tập rất tốt do đó xác
suất lỗi thấp. Tuy nhiên, tốc độ dữ liệu truyền thấp và do vậy không đạt
được dung lượng kênh tối đa (full channel capacity) trong hệ thống MIMO.
Ngược lại, Vertical Bell Laboratories Layered Space-Time (V-BLAST)
[17] là hệ thống đạt tốc độ truyền dữ liệu tối đa nhưng mặc khác phân tập

kém và do vậy BER không được tốt. Gần đây, việc thiết kế nhằm tăng hiệu
suất truyền (tốc độ truyền, tốc độ lỗi) được chú ý trong [10] [11].

Chương 2: Hệ thống MIMO

10

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

2.3 Các bộ giải mã phía thu
Tín hiệu sau khi phát đi sẽ được phía thu nhận và tiến hành giải mã để khơi phục
lại tín hiệu ban đầu. Có nhiều phương pháp để thực hiện cơng việc này, trong đó
giải thuật dùng bộ giải mã khả năng cực đại (Maximum Likelihood – ML) được
chứng minh là đạt được tối ưu về BER. Ngồi ra, có một vài sơ đồ giải mã sử
dụng bộ cân bằng thích nghi với giải thuật tách ngưỡng như bộ cân bằng tuyến
tính, bộ cân bằng quyết định hồi tiếp (decision-feedback equalization – DFE), bộ
cân bằng mù…Trong phần này chúng ta sẽ đề cập tới bộ giải mã khả năng cực
đại (ML); bộ cân bằng dùng giải thuật MMSE, ZF và ordered MMSE/ZF-DFE.
2.3.1 Bộ giải mã khả năng cực đại ML
Ý tưởng của bộ giải mã khả năng cực đại được miêu tả như sau: Các tín
hiệu khác nhau phát đi sẽ tạo ra các mẫu tín hiệu tại phía thu; bất kỳ mẫu
tín hiệu này cũng giống một tín hiệu phía phát nhất và việc giải mã là biến
đổi mẫu tín hiệu này thành tín hiệu giống phía phát.
Gọi p(x | s) là hàm điều kiện mật độ xác suất (conditional pdf) với
s = [ s1 ,..., sK ] là vectơ tín hiệu phát và x là vectơ tín hiệu thu. Phương pháp

giải mã khả năng cực đại là ước lượng các thông số trong s từ các giá trị
trong x, hay tìm điều kiện để hàm cpdf p(x | s) đạt giá trị lớn nhất. Do vậy
chúng ta có thể viết p(x | s) là hàm của s và được gọi là hàm khả năng
(likelihood function):
l (s) = p (x | s)

(2.13)

Lưu ý rằng hai hàm trên có cùng cơng thức nhưng mang ý nghĩa khác nhau.
Hàm p(x | s) , s là cố định và x biến trong khi đó ở l (s) ,biến là s và x là cố
định.
Để thuận tiện cho việc tính tốn ta lấy logarithm biểu thức 2.13:
L(s) = ln[l (s)] = ln[ p (x | s)]

(2.14)

vì ln(.) là đơn điệu tăng nên cực đại hàm L(s) đồng nghĩa với cực đại hàm
khả năng l (s) .
Việc ước lượng khả năng cực đại cho s chính là cực đại L(s) bằng cách giải
phương trình sau để tìm si :
∂L(s)
= 0,
∂si

Chương 2: Hệ thống MIMO

i = 1,..., K

11

(2.15)

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

Mặc dù bộ giải mã khả năng cực đại có ưu điểm tối ưu BER tuy nhiên tính
tốn phức tạp đặc biệt khi số anten phát lớn. Ví dụ, đối với hệ thống MIMO
hình 2.5 khi cho dịng dữ liệu vào là khối gồm M × T symbol, độ phức tạp
tính tốn khi sử dụng bộ ML là O( K L ) [18], với K là kích thước chịm sao
ánh xạ và L= M × T là số symbol truyền trong một khối dữ liệu.
2.3.2 Bộ cân bằng ZF
Bộ cân bằng ZF (Zero Forcing) theo sau là bộ tách ngưỡng là sơ đồ giải mã
tuyến tính với độ phức tạp tính tốn thấp. Xét hệ thống MIMO được mơ tả
bởi công thức 2.2, độ lợi của bộ cân bằng ZF là ma trận G M × N ( M × N là
kích thước ma trận) khi đó tín hiệu sau khi qua bộ cân bằng là vector s M ×1 :
s M ×1 = G M × N x N ×1 =

ρ
M

G M × N H N ×M s M ×1 + G M × N w N ×1

(2.16)

Cho e = s − s là vector độ lệch giữa tín hiệu cân bằng và tín hiệu phát, bộ cân

bằng được gọi là ZF nếu:
E[es H ] = 0

(2.17)

Từ (2.16) ta có:
 ρ
e M ×1 = s − s = 
G M × N H N ×M − I M
 M


 s M ×1 + G M × N w N ×1


(2.18)

Thay (2.18) vào (2.17) với lưu ý s và w là các biến độc lập ngẫu nhiên, ta
có kết quả sau:
  ρ
E[es H ] = E  
G M × N H N ×M − I M
  M
=

ρ
M

 H 


 s M ×1 + G M × N w N ×1  s M ×1 




(2.19)

G M × N H N ×M − I M = 0

Từ (2.19) ta có:
G ZF =

M

ρ

H+ =

M

ρ

(H H H ) −1 H H

(2.20)

với H+ là ma trận Moore-Penrose pseudo-inverse của H.

Chương 2: Hệ thống MIMO

12

HV: KS.Lê Phú Thành


TK&MHH mã PLUTO cho hệ MIMO trên FPGA

THD: PGS.TS Lê Tiến Thường

2.3.3 Bộ cân bằng MMSE
Mục tiêu của bộ cân bằng MMSE là cực tiểu độ lệch trung bình bình
phương (Mean Square Error – MSE) e −2 giữa tín hiệu sau bộ cân bằng s và
tín hiệu phát s :
e −2 = E[tr[(s − s)(s − s) H ]]

(2.21)

với tr(A) là tổng đường chéo chính của ma trận A. Mục tiêu trên đạt được khi
vectơ độ lệch e = s − s trực giao với tín hiệu x vào bộ cân bằng.

E[ex H ] = 0

(2.22)

Thay (2.2) và (2.18) vào (2.22) ta có :
H
  ρ
 ρ

 

G M × N H − I M  s + G M × N w  
Hs + I M w  
E[ex ] = E  
 M
  M


 


 ρ

ρ
=  G M × N HH H −
G M × N H H  + G M × N
M
M

=0
H

(2.23)

Từ đó ta có:
G MMSE =

ρ

 ρ


H  HH H + I N 
M
M


−1

H

(2.24)

−1

=

ρ 

ρ H 
H
 IM + H H  H
M 
M


=


M M
H
H

 IL + H H  H
ρ ρ


(2.25)

−1

(2.26)

Có thể chứng minh (2.25) một cách dễ dàng như sau:
□ Phân tích SVD (Singular Value Decomposition) của ma trận kênh truyền
H như sau:
 ∑1/2

H N ×M = U N × N  M ×M  VMH×M
0 M ×( N − M ) 

Với U N × N , VM ×M là các ma trận unitary ( UU H = U H U = I, VV H = V H V = I ) ;
∑1/2
M × M là ma trận đường chéo ; 0 M ×( N − M ) là ma trận zero. Từ đây cơng thức

(2.24) có thể viết lại như sau :

Chương 2: Hệ thống MIMO

13

HV: KS.Lê Phú Thành