Luận văn Thạc sĩ Vật lý: Nghiên cứu ảnh hưởng của độ dày thân linh kiện tới đặc tính điện của transistor hiệu ứng trường xuyên hầm có cấu trúc lưỡng cổng

BỘ GIÁO DỤC
VÀ ĐÀO TẠO

VIỆN HÀN LÂM KHOA HỌC
VÀ CÔNG NGHỆ VIỆT NAM

HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ
-----------------------------

Nguyễn Văn Hào

NGHIÊN CỨU ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN
TỚI ĐẶC TÍNH ĐIỆN CỦA TRANSISTOR HIỆU ỨNG
TRƯỜNG XUN HẦM CĨ CẤU TRÚC LƯỠNG CỔNG

LUẬN VĂN THẠC SĨ VẬT LÝ

Khánh Hòa – 2020


BỘ GIÁO DỤC
VÀ ĐÀO TẠO

VIỆN HÀN LÂM KHOA HỌC
VÀ CÔNG NGHỆ VIỆT NAM

HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ
-----------------------------

Nguyễn Văn Hào

NGHIÊN CỨU ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN
TỚI ĐẶC TÍNH ĐIỆN CỦA TRANSISTOR HIỆU ỨNG
TRƯỜNG XUN HẦM CĨ CẤU TRÚC LƯỠNG CỔNG

Chuyên ngành: Vật lý kỹ thuật
Mã số: 8520401
LUẬN VĂN THẠC SĨ VẬT LÝ
CÁN BỘ HƯỚNG DẪN KHOA HỌC:
PGS.TS. Nguyễn Đăng Chiến

Khánh Hòa – 2020


Lời cam đoan
Tơi cam đoan đây là cơng trình nghiên cứu của tôi dưới sự hướng dẫn
của thầy PGS. TS. Nguyễn Đăng Chiến.
Những kết quả nghiên cứu của người khác và các số liệu được trích dẫn
trong luận văn đều được chú thích đầy đủ.
Tơi hồn tồn chịu trách nhiệm trước Học viện về sự cam đoan này.
Khánh Hòa, tháng 7 năm 2020
Tác giả

Nguyễn Văn Hào


Lời cảm ơn
Trước hết, em xin gửi tới các thầy cô của Viện hàn lâm khoa học và
công nghệ Việt Nam, Học viện khoa học và công nghệ, Viện nghiên cứu và
ứng dụng công nghệ Nha Trang lời cảm ơn chân thành nhất. Trải qua hai năm
học tập tại Viện, các thầy cô đã truyền đạt cho em nhiều kiến thức mới.

Em xin bày tỏ lòng biết ơn chân thành và sâu sắc đến thầy PGS.TS.
Nguyễn Đăng Chiến đã trực tiếp hướng dẫn luận văn của em. Thầy đã tận tình
hướng dẫn, giúp đỡ và động viên em trong suốt quá trình nghiên cứu. Sự hiểu
biết sâu rộng về khoa học cũng như kinh nghiệm của thầy chính là tiền đề
giúp em hoàn thành luận văn tốt nghiệp này một cách tốt nhất.
Em xin gửi lời biết ơn sâu sắc đến gia đình, bè bạn và đồng nghiệp đã
giúp đỡ em rất nhiều trong suốt quá trình học tập và thực hiện luận văn.
Cảm ơn các bạn học viên lớp cao học Vật lý kỹ thuật PHY18 Nha
Trang đã cùng trao đổi, học tập những kiến thức và kinh nghiệm quý báu
trong suốt thời gian qua.
Khánh Hòa, tháng 7 năm 2020
Tác giả

Nguyễn Văn Hào


Bảng danh mục chữ viết tắt
Chữ viết tắt
BTBT
CMOS
DG-TFET

Tiếng Anh
Band-to-Band Tunneling
Complementary MetalOxide-Semiconductor

Tiếng Việt
Xuyên hầm qua vùng cấm
Công nghệ MOS

Double Gate TFET

TFET cấu trúc lưỡng cổng

Energy Bandgap

Độ rộng vùng cấm

FD SOI

Fully Depleted SOI

Cấu trúc SOI suy giảm
hoàn toàn

Fin-FET

Fin field-effect transistor

Transistor vây hiệu ứng
trường

Hetero Gate-Dielectric

Điện mơi cực cổng dị chất

IC

Integrated Circuit

Mạch tích hợp

Lg

Channel Length

Chiều dài kênh

Metal-Oxide-Semiconductor
Field-Effect Transistor

Transistor hiệu ứng trường
kim loại-ôxit-bán dẫn

Partially Depleted SOI

Cấu trúc SOI suy giảm
một phần

QCE

Quantized confinement effect

Hiệu ứng giam giữ lượng
tử

SCE

Short-Channel Effect

Hiệu ứng kênh ngắn

Single Gate TFET

TFET cấu trúc đơn cổng

Eg

HGD

MOSFET

PD SOI

SG-TFET


SOI

Silicon On Insulator

Silicon trên lớp cách điện

SS

Subthreshold Swing

Độ dốc dưới ngưỡng

Tb

Body thickness

Độ dày thân

TFET

Tunel Field-Effect Transistor

Transistor hiệu ứng trường
xuyên hầm

UGD

Unifrom Gate-Dielectric

Điện môi cực cổng đồng
chất

VDD

Power Supply Voltage

Điện áp nguồn cấp

Vgs

Gate-to-Source Voltage

Hiệu điện thế cổng nguồn

Xdh

Drain-side dielectric
heterojunction

Vị trí chuyển tiếp dị cấu
trúc phía máng

Xsh

Source-side dielectric
heterojunction

Vị trí chuyển tiếp dị cấu
trúc phía nguồn


Danh mục hình vẽ
Hình 1.1. Cấu trúc của linh kiện (a) SOI MOS và (b) Fin-FET ..................... 9
Hình 1.2. Cấu trúc của linh kiện MOSFET đơn cổng tương ứng với (a) loại n
và (b) loại p ................................................................................................. 12
Hình 1.3. Sơ đồ vùng năng lượng của MOSFET (a) ở trạng thái MỞ và (b)
trạng thái TẮT ............................................................................................. 14
Hình 1.4. Cấu trúc của linh kiện TFET đơn cổng tương ứng với (a) loại n và
(b) loại p ...................................................................................................... 16
Hình 1.5. Sơ đồ vùng năng lượng của TFET loại n ở trạng thái TẮT và trạng
thái MỞ ....................................................................................................... 13
Hình 1.6. Sơ đồ vùng năng lượng của TFET loại p ở trạng thái TẮT và trạng
thái MỞ ...................................................................................................... 14

Hình 2.1. Hố thế hữu hạn một chiều ........................................................... 23
Hình 2.2. Sơ đồ năng lượng xuyên hầm qua vùng cấm của các electron hóa trị
sang vùng dẫn của chuyển tiếp p-i-n phân cực ngược trong mô hình điện
trường đều ................................................................................................... 26
Hình 2.3. Sơ đồ năng lượng điện tử gần mức Fermi của bán dẫn có (a) vùng
cấm trực tiếp và (b) bán dẫn có vùng cấm gián tiếp ..................................... 27
Hình 2.4. Thiết lập vấn đề đường hầm chung cho hàng rào tiềm năng hình
chữ nhật ....................................................................................................... 29
Hình 2.5. Hình dạng rào cản tiềm năng tùy ý V(x)....................................... 30
Hình 3.1. (a) Cấu trúc cơ bản của DG-TFET và (b) Đặc tính dịng-thế của Si
DG-TFET .................................................................................................... 45
Hình 3.2. Giản đồ năng lượng ở trạng thái tắt và mở của Si DG-TFET… .... 46
Hình 3.3. Đặc tính dịng-thế với các giá trị chiều dài kênh khác nhau của cấu
trúc TFETs (a) đơn cổng và (b) lưỡng cổng .................................................. 47


Hình 3.4. (a) Giản đồ năng lượng ở trạng thái tắt của cấu trúc Si TFET đơn
cổng và lưỡng cổng, (b) Tốc độ BTBT của cấu trúc Si TFET đơn cổng và
lưỡng cổng .................................................................................................. 48
Hình 3.5. Đặc tính dịng-thế của SG và DG-TFET với độ dày thân khác nhau
……………………………………………………………………………….50
Hình 3.6. Sự phụ thuộc của dòng mở và mật độ dòng mở vào độ dày thân của
Si DG-TFET................................................................................................. 51
Hình 3.7. (a) Sự phụ thuộc của điện thế khởi động và (b) độ rộng xuyên hầm
vào độ dày thân của Si DG-TFET…………………………………………...52
Hình 3.8. (a) Phác thảo vùng năng lượng theo phương thẳng đứng và (b) ảnh
hưởng của vùng cấm hiệu dụng vào độ dày thân của Si DG-TFET............... 54
Hình 3.9. Sự phụ thuộc của dòng mở và mật độ dòng mở vào độ dày thân của
DG-TFET. .................................................................................................... 55
Hình 3.10 . (a) Sự phụ thuộc của độ rộng rào cản xuyên hầm vào độ dày thân

của In0.53Ga0.47As DG-TFET; (b) Tốc độ xuyên hầm ở trạng thái mở của Si và
In0.53Ga0.47As DG-TFET khi xét đến QCE…………………………………57
Hình 3.11. (a) Sự phụ thuộc của dịng mở và (b) mật độ dòng mở vào độ dày
thân của In0.53Ga0.47As DG-TFET với các giá trị hằng số điện môi cổng khác
nhau.………………………………………………………………………..58
Hình 3.12. Sự phụ thuộc giới hạn của độ dày thân vào các giá trị hằng số điện
môi cực cổng k trong DG-TFET………………………………………….…60
Hình 3.13. (a) Cấu trúc của DG-TFET của điện mơi cực cổng dị chất; (b) Đặc
tính dịng-thế của TFETs với điện mơi cổng đồng chất và dị……………….61
Hình 3.14. Giản đồ năng lượng của DG-TFET với cấu trúc điện môi cổng
đồng chất và dị chất ở (a) trạng thái tắt và (b) trạng thái mở………………62
Hình 3.15. Mối liên hệ của dịng mở và vị trí của chuyển tiếp dị chất phía
nguồn (Xsh) của HGD-DG TFET có độ dày thân bán dẫn khác nhau (Tb); (b)
Vùng cấm hiệu dụng của In0.53Ga0.47As trong HGD-DG TFET là một hàm của
bề dày màng …………………………………………………………………64
Hình 3.16. (a) Mối liên hệ của vị trí Xsh tối ưu và (b) tăng cường dòng mở của


chuyển tiếp dị chất ở phía nguồn vào bề dày màng của HGD-DG TFET
………………………………………………………………………….........66
Hình 3.17. Sự phụ thuộc của (a) vị trí Xsh tối ưu và (b) giá trị dịng mở được
tăng cường của chuyển tiếp dị chất ở phía nguồn vào độ dày thân của HGDDG TFET………………………………………………………………….....67
Hình 3.18. (a) Sự phụ thuộc của giá trị dòng mở được tăng cường bởi Xdh tối
ưu vào độ dày thân của HGD-DG TFET; (b) Giản đồ năng lượng ở trạng thái
khởi động của HGD-DG TFET với hai độ dày thân khác nhau......................69


1
MỤC LỤC
MỤC LỤC .................................................................................................... 1

MỞ ĐẦU ....................................................................................................... 3
CHƯƠNG 1: TỔNG QUAN TÀI LIỆU ...................................................... 5
1.1. SỰ PHÁT TRIỂN VỀ CẤU TRÚC CỦA TRANSISTOR ....................... 5
1.2. SƠ LƯỢC VỀ MOSFET ....................................................................... 10
1.3. TẠI SAO PHẢI LÀ TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN
HẦM ........................................................................................................... 15
CHƯƠNG 2: LÝ THUYẾT VÀ PHƯƠNG PHÁP MÔ PHỎNG ............ 22
2.1. BÀI TOÁN CHUYỂN ĐỘNG CỦA HẠT TRONG HỐ THẾ HỮU
HẠN............................................................................................................. 22
2.2. LÝ THUYẾT XUYÊN HẦM QUA VÙNG CẤM ................................ 25
2.2.1. Cơ chế xuyên hầm qua vùng cấm ............................................... 25
2.2.2. Mơ hình bán cổ điển WKB.......................................................... 29
2.2.3. Mơ hình xuyên hầm hai kênh của Kane ..................................... 32
2.3. PHƯƠNG PHÁP MÔ PHỎNG HAI CHIỀU ........................................ 39
CHƯƠNG 3: KẾT QUẢ VÀ THẢO LUẬN ............................................. 43
3.1. CẤU TRÚC LINH KIỆN VÀ HOẠT ĐỘNG........................................ 44
3.1.1. Cấu trúc và cơ chế tắt mở của linh kiện ..................................... 44
3.1.2. Đặc tính điện của cấu trúc Si SG-TFET và DG-TFET ............. 46
3.2. ẢNH HƯỞNG CỦA ĐỘ DÀY THÂN LINH KIỆN ............................. 49
3.3. THIẾT KẾ ĐỘ DÀY THÂN PHỤ THUỘC VÀO VẬT LIỆU .............. 56
3.4. THIẾT KẾ ĐỘ DÀY THÂN PHỤ THUỘC HẰNG SỐ ĐIỆN MÔI CỰC
CỔNG .......................................................................................................... 59
3.5. THIẾT KẾ CẤU TRÚC ĐIỆN MÔI CỰC CỔNG DỊ CHẤT PHỤ
THUỘC VÀO ĐỘ DÀY THÂN ................................................................. 60
3.5.1. Cấu trúc linh kiện và hoạt động ................................................. 60
3.5.2. Chuyển tiếp dị chất phía nguồn .................................................. 65


2
3.5.3. Chuyển tiếp dị chất phía máng ................................................... 67

KẾT LUẬN VÀ KIẾN NGHỊ ................................................................... 71
DANH MỤC CƠNG TRÌNH CỦA TÁC GIẢ .......................................... 72
TÀI LIỆU THAM KHẢO.......................................................................... 73


3
MỞ ĐẦU
Xuyên suốt quá trình lịch sử phát triển của transistor, thiết kế cấu trúc
đã được áp dụng phổ biến và hiệu quả để không ngừng cải tiến hoạt động của
linh kiện. Vì khả năng điều khiển của cực cổng lên vùng kênh quyết định đến
phẩm chất đặc tính dịng-thế của các linh kiện ba cực, cấu trúc đa cổng với
khả năng điều khiển cực cổng cao rõ ràng là một lựa chọn rất tốt. Cần chú ý
rằng công nghệ CMOS hiện thời dựa trên kiểu cấu trúc tam cổng (tri-gate). Vì
cấu trúc đa cổng nhận được bằng cách mở rộng khái niệm lưỡng cổng ra hơn
một chiều không gian, những hiểu biết căn bản về vật lý linh kiện và thiết kế
cấu trúc lưỡng cổng cũng có thể áp dụng được cho linh kiện đa cổng. Nghiên
cứu gần đây đã khảo sát thiết kế độ dày thân linh kiện của TFET lưỡng cổng.
Không may là, bề dày tối ưu mà họ tìm ra khơng thể áp dụng đúng cho TFET
lưỡng cổng sử dụng các vật liệu bán dẫn cũng như độ dày tương đương lớp ơxít cực cổng khác nhau bởi vì tất cả các yếu tố đó đều được giữ không đổi
trong khảo sát của họ. Do vậy, việc hiểu được sự phụ thuộc của bề dày thân
tối ưu vào các tham số linh kiện khác là rất quan trọng trong thiết kế TFET
lưỡng cổng, và cũng cả đa cổng nữa.
Đề tài nhằm khảo sát chi tiết ảnh hưởng của độ dày thân linh kiện tới
đặc tính hoạt động tắt-mở của transistor hiệu ứng trường xuyên hầm cấu trúc
lưỡng cổng. Cụ thể là đưa ra các giải thích vật lý đầy đủ của các ảnh hưởng
tìm được, xác định được độ dày tối ưu để nâng cao đặc tính điện của linh kiện
khi sử dụng các loại vật liệu bán dẫn có vùng cấm và hằng số điện mơi khác
nhau như Si, Ge, In0.53Ga0.47As. Ngồi ra cịn khảo sát sự phụ thuộc của độ
dày thân tối ưu vào cấu trúc điện môi cực cổng dị chất.
Đối tượng nghiên cứu là transistor hiệu ứng trường xuyên hầm (TFET)

có cấu trúc lưỡng cổng đặc trưng mà trong đó độ dày thân linh kiện sẽ được
thay đổi để nghiên cứu ảnh hưởng của nó tới đặc tính điện của TFET, từ đó
đưa ra các hướng dẫn thiết kế độ dày thân linh kiện phù hợp nhằm nâng cao
đặc tính hoạt động của TFET. Đề tài giới hạn ở nghiên cứu mô phỏng hai
chiều, tập trung vào việc thiết kế thân linh kiện với các vật liệu được sử dụng
gồm Si, Ge và In0.53Ga0.47As.


4
Đề tài góp phần làm sáng tỏ cách thức, mức độ và nguồn gốc ảnh
hưởng của độ dày thân linh kiện tới đặc tính hoạt động của TFET lưỡng cổng
sử dụng vật liệu bán dẫn và điện môi cực cổng khác nhau. Kết quả nghiên cứu
của luận văn giúp các nhà thiết kế có được cơ sở và phương pháp để thiết kế
tối ưu độ dày thân linh kiện của các TFET lưỡng cổng nói riêng và đa cổng
nói chung.


5
CHƯƠNG 1: TỔNG QUAN TÀI LIỆU
Thế giới đang trải qua những thay đổi lớn của ngành công nghiệp điện
tử khi linh kiện điện tử đang đóng một vai trị rất quan trọng trong các thiết bị
điện tử hiện đại và được sử dụng rộng rãi trong mọi lĩnh vực sản xuất và đời
sống của con người. Hàng loạt các linh kiện điện tử ra đời nhưng transistor
hiệu ứng trường kim loại-ôxit-bán dẫn (metal-oxide-semiconductor filed-efect
transistor (MOSFET)) vẫn là một lựa chọn hàng đầu cho các nhà sản suất vì
những ưu điểm vượt trội của nó. Linh kiện điện tử MOSFET có thể được lắp
ráp tích hợp trên một bề mặt nhờ khả năng thu nhỏ kích thước của chúng. Vào
khoảng cuối những năm 90 của thế kỉ XX, linh kiện này được sử dụng rộng
rãi trong ngành công nghiệp điện tử vì kích thước của chúng được thu nhỏ
đến cỡ nano mét, tốc độ xử lý nhanh, giá thành thấp. Sự phát triển nhanh

chóng của ngành cơng nghệ điện tử dẫn đến sự ra đời của các chip điện tử thì
kích thước của linh kiện phải được thu nhỏ hơn. Việc thu nhỏ kích thước của
MOSFET xuống dưới 10 nm đã dẫn đến làm tăng dòng rò xuyên hầm do cơ
chế hoạt động của MOSFET dựa trên nguyên lý khuếch tán nhiệt truyền
thống. Giảm điện thế nguồn cấp, công suất tiêu thụ và giới hạn vật lý độ dốc
dưới ngưỡng 60mV/decade tại nhiệt độ phịng của MOSFET là điều khơng
thể. Chính vì vậy, cần phải tìm ra một linh kiện điện tử mới với một cơ chế
hoạt động mới, có thể thu nhỏ kích thước mà khơng bị giới hạn vật lý của độ
dốc dưới ngưỡng như MOSFET là một điều tất yếu. Transistor hiệu ứng
trường xuyên hầm (tunnel field-effect transistor (TFET)) ra đời với một cơ
chế hoạt động hoàn toàn mới: cơ chế xuyên hầm qua vùng cấm để thay thế
cho MOSFET. Nó được xem là một linh kiện tiềm năng và đầy hứa hẹn cho
các vi mạch tích hợp công suất thấp.
1.1 SỰ PHÁT TRIỂN VỀ CẤU TRÚC CỦA TRANSISTOR
Ngày nay, nhu cầu về linh kiện cầm tay chạy bằng pin đã tăng lên từng
ngày với hàng triệu ứng dụng bao gồm máy trợ thính, điện thoại di động, máy
tính xách tay…Các yêu cầu cơ bản của các ứng dụng này là nhỏ, gọn, tiêu thụ
điện năng thấp và giá thành rẻ hơn. Đối với các linh kiện như vậy, tiêu thụ
điện năng là rất quan trọng vì năng lượng được cung cấp bởi pin khá hạn chế.


6
Chỉ bằng cách làm cho các transistor nhỏ hơn, nhiều linh kiện có thể tích hợp
trên wafer silicon nào đó thì cơng suất thiết bị sẽ mạnh hơn. Việc giảm độ dài
kênh cho phép khả năng chuyển mạch nhanh hơn vì cần ít thời gian hơn để
dịng điện chảy từ cực máng sang cực nguồn [1]. Nói cách khác, một
transistor nhỏ dẫn đến điện dung nhỏ hơn. Điều này sẽ dẫn đến giảm độ trễ
của transistor. Vấn đề cần phải chú trọng là tăng dòng mở và hạ thấp dòng rị
ở mức thấp nhất. Vì vậy, các linh kiện mới có thể được tạo ra bằng cách áp
dụng các kĩ thuật mới để tăng tối ưu dòng mở. Điều này có thể được cải thiện

bằng cách sử dụng cấu trúc MOS khác nhau. Những thay đổi về cấu trúc của
linh kiện đã mang lại nhiều kết quả tích cực cho công nghệ MOS. Đầu tiên là
cấu trúc SOI MOS (Silicon-On-Insutator) thay thế cho cấu trúc MOS thông
thường. Điểm khác biệt chính giữa hai cấu trúc này là linh kiện SOI có lớp
ơxit ở dưới, ngăn cách thân ra khỏi đế [2]. Quá trình chế tạo SOI MOS tương
tự như quy trình MOS thơng thường ngoại trừ tấm wafer silicon. Tấm SOI có
ba lớp: lớp silicon trên bề mặt mỏng, một lớp cơ bản của vật liệu cách điện,
một lớp wafer silicon hỗ trợ [3]. Mục đích của việc thiết kế này là làm giảm
điện dung lớp ơxit vì điện dung lớp ôxit càng nhỏ, transistor sẽ hoạt động
càng nhanh, cho hiệu suất cao hơn. Do có lớp BOX (Bured Oxide), khơng có
đường dẫn rị rỉ ở xa cổng dẫn đến mức tiêu thụ năng lượng thấp hơn. Điểm
nổi bật của cấu trúc SOI MOS là giảm điện dung ở vùng chuyển tiếp kênhnguồn, dòng rò rỉ thấp, độ trễ và mức tiêu thụ năng lượng của linh kiện thấp
hơn, điện áp ngưỡng ít phụ thuộc vào độ lệch cổng, giảm phụ thuộc nhiệt độ
….Tùy thuộc vào độ dày của lớp silicon trong quá trình hoạt động, các linh
kiện SOI được phân thành hai loại là PD SOI (Partially Depleted SOI) và FD
SOI (Fully Depleted SOI). So với PD SOI, FD SOI có cấu trúc thân rất mỏng
nên cịn được gọi là SOI siêu mỏng. PD SOI có thân dày từ 50 đến 90 nm
trong khi FD SOI có thân dày từ 5 đến 20 nm. Trong các chất cách điện
silicon thì FD SOI được ưu chuộng hơn vì kích thước mỏng, giảm dòng rò và


7
cải thiện đặc tính tiêu thụ điện [4]. Mặt khác, nó cũng có những hạn chế nhất
định. Khó khăn trong việc sản xuất tấm mỏng SOI wafer, dòng mở quá mức,
hiệu ứng KINK, các trạng thái bề mặt…Một cấu trúc khác của SOI MOS là
SOI lưỡng cổng. Chiều dài của cấu trúc này có thể mở rộng đến 10 nm.
Để tăng dịng mở và kiểm sốt tốt hơn các hiệu ứng kênh ngắn (SCE),
các SOI MOS đã phát triển từ cổng đơn sang nhiều cổng, bao gồm Fin-FET
lưỡng cổng, tam cổng, cơng xung quanh…Cấu trúc đa cổng mơ tả tính tĩnh
điện tốt hơn, mức độ kiểm soát của cổng đối với khu vực kênh tốt hơn. Tính

tĩnh điện cịn liên quan đến chiều dài tự nhiên. Độ dài tự nhiên là độ dài của
vùng kênh được kiểm soát bởi máng. SCE bị triệt tiêu nếu chiều dài cổng lớn
hơn 5-10 lần độ dài tự nhiên. Độ dài tự nhiên giảm bằng cách tăng số lượng
cổng. Tuy nhiên, khi sử dụng cấc kĩ thuật cũng cần lưu ý rằng, mặc dù dòng
mở thấp là trở ngại ngăn cản ứng dụng của transistor nhưng tác động của các
kỹ thuật để cải thiện dịng mở lên các đặc tính cần phải được xem xét cẩn
thận. Ví dụ như sự cản thiện của dịng mở không nên đi kèm với sự gia tăng
không thể chấp nhận của dòng tắt.
Năm 1999, Cựu TSMC CTO và giáo sư Berkeley, Chenming Hu và
nhóm cộng sự của ơng lần đầu tiên trình bày khái niệm Fin-FET (fin fieldeffect transistor). Nguyên tắc chính của cấu trúc này là một thân rất mỏng
(khoảng 10 nm hoặc thấp hơn), do đó điện dung cổng gần với tồn bộ kênh.
Vì vậy, cổng có thể kiểm sốt dịng rị một cách hiệu quả. Fin-FET có thể
được chế tạo trên wafer silicon hoặc SOI wafer. Cổng được bao quanh kênh
cung cấp kiểm soát từ ba phía của kênh [5]. So với các MOS thơng thường,
kênh nằm ngang, trong khi kênh của Fin-FET (fin field-effect transistor) là
nằm dọc. Chính vì vậy, đối với Fin-FET, chiều cao của kênh sẽ xác định
chiều rộng của linh kiện. Fin-FET ra đời là sự đổi mới căn bản để đẩy giới
hạn cho tốc độ và hiệu quả cao hơn. Công nghệ xử lý Fin-FET cho phép các
bộ xử lý di động vượt qua giới hạn của cấu trúc MOS thông thường để đạt


8
được hiệu suất cao và hiệu quả năng lượng tốt hơn. Bộ xử lý Samsung Exynos
được xây dựng trên quy trình Fin-FET 10nm giúp điện thoại thơng minh
nhanh hơn và bền hơn bao giờ hết. Vào tháng 1 năm 2015, Samsung bắt đầu
sản xuất hàng loạt Exynos 7 Octa (7420), bộ xử lý di động đầu tiên trong
ngành sử dụng công nghệ xử lý Fin-FET 14 nm. Đến năm 2018, Samsung tự
hào công bố Exynos 9 Series (9810), bộ xử lý di động được xây dựng trên
quy trình Fin-FET 10 nm thế hệ 2. Bộ xử lý Exynos sẽ tiếp tục được xây dựng
trên công nghệ xử lý tiên tiến nhất trong ngành để tạo ra khả năng vô hạn cho

ngành điện tử hiện đại. Dịng dẫn trong Fin-FET có thể tăng bằng cách tăng
chiều rộng của kênh (tăng chiều cao của Fin) hoặc xây dựng nhiều vây song
song được kết nối với nhau. Công nghệ Fin-FET ra đời đã cho thấy nhiều ưu
điểm vượt trội. Trong Fin-FET, cấu trúc cổng được quấn quanh kênh và thân
mỏng, cung cấp SCE tốt hơn. Do đó, pha tạp kênh trở thành tùy chọn. Pha tạp
kênh thấp đảm bảo khả năng vận chuyển tốt hơn của các hạt tải điện trong
kênh, do đó hiệu suất cao hơn [6]. Fin-FET có nhiều lợi thế hơn so với MOS
thơng thường, chẳng hạn như dịng dẫn cao hơn, dòng rò thấp hơn, tốc độ xử
lý cao hơn, tiêu thụ điện năng thấp hơn, khơng có dao động ngẫu nhiên, khả
năng kiểm soát tuyệt vời các hiệu ứng kênh ngắn. So sánh giữa hai cấu trúc
SOI MOS và Fin-FET, cả hai đều có ưu, nhược điểm riêng. Một ưu điểm của
SOI MOS là nó có thể tùy chọn thiên vị cổng tốt hơn. Điều này làm cho nó
phù hợp với các ứng dụng có năng lượng thấp. Nhưng chi phí của một wafer
SOI là cao hơn so với wafer silicon. Theo Intel, wafer SOI phải thêm khoảng
10% vào tổng chi phí xử lý. So với SOI MOS, Fin-FET có dịng dẫn cao và
ổn định hơn. Hơn nữa, trong Fin-FET, cơng nghệ biến dạng có thể được sử
dụng để tăng tính cơ động. Một trong những nhược điểm của Fin-FET là quy
trình sản xuất của nó phức tạp. Theo Intel, chi phí sản xuất Fin-FET có thể
tăng hơn 2-3%. Một số cấu trúc khác của Fin-FET là Fin-FET tam cổng,


9

G
D

S

N+

P

N+

B uried Oxide

Substrate

(a)
Gate

Silicon Fin

Oxide

Silicon Substrate

(b)
Hình 1.1. Cấu trúc linh kiện (a) SOI MOS và (b) Fin-FET
Omega FET, dây nano Fin-FET, Fin-FET đa kênh, metal gate/ high-k FinFET [7] …Cả cấu trúc Fin-FET và SOI có kiểm sốt cổng tốt hơn, điện áp
ngưỡng thấp và dòng rò thấp hơn. Nhưng khi chúng ta chuyển đến nút công
nghệ thấp hơn dưới 10 nm, vấn đề rò rỉ lại bắt đầu. Điều này dẫn đến nhiều
vấn đề khác như làm phẳng ngưỡng, tăng mật độ năng lượng và tản nhiệt. Cấu


10
trúc Fin-FET kém hiệu quả hơn về mặt tản nhiệt vì nhiệt có thể dễ dàng tích
lũy trên vây [8]. Khi các linh kiện này đang tiến đến giới hạn của chúng,
eInochips đang hợp tác với Academia để đưa ra các giải pháp tiềm năng bao
gồm sửa đổi cấu trúc linh kiện, thay thế vật liệu silicon bằng vật liệu mới.

Trong số đó, Carbon Nanotube (CNT), Gate-All-Around Nanowire FET hoặc
Fin-FET với chất bán dẫn ghép có thể chứng minh là giải pháp đầy hứa hẹn
trong các nút công nghệ tương lai [9].
1.2 SƠ LƯỢC VỀ MOSFET
Thời đại của ngành điện tử và công nghệ thông tin đã phát triển bùng
nổ trong khoảng những năm cuối thế kỉ XX với hàng loạt các sản phẩm công
nghệ cao ra đời. Những linh kiện này đã góp phần nâng cao đời sống cho con
người và chúng có một ý nghĩa lớn trong cuộc cánh mạng công nghệ. Sự phát
triển của ngành công nghiệp chế tạo linh kiện điện tử đã bước vào giai đoạn
mới kể từ khi phát minh ra transistor đầu tiên. Cơng nghệ này đã phát triển
nhanh chóng và mở đường cho những sản phẩm mạnh mẽ hơn bao giờ hết ra
đời. Năm 1947, các transistor đầu tiên tại phịng thí nghiệm Bell Labs đã được
William Shockley, John Bardeen và Walter Brattain đề xuất [10]. Năm 1950,
William Shockley đã phát minh ra transistor tiếp xúc lưỡng cực (bipolar
junction transistor (BJT)), đây là mơ hình transistor đầu tiên bắt đầu cho các
ứng dụng khuếch đại. Năm 1954, các Radio bán dẫn đầu tiên đã được tung ra
thị trường với chỉ có bốn transistor (germanium). Năm 1958, với ý tưởng tích
hợp các linh kiện điện tử lên trên bề mặt tấm silicon, J. Kilby đã phát minh ra
mạch tích hợp đầu tiên [11]. Phát minh có ý nghĩa quan trọng này đã tạo tiền
đề cho việc tích hợp những linh kiện bán dẫn nhỏ gọn trên một bề mặt duy
nhất. Năm 1960, D. Kang và M. Atalla đã chế tạo ra một linh kiện điện tử mới
tên là MOSFET dựa trên ý tưởng điều khiển dịng điện trong linh kiện bởi
điện trường vng góc với dịng điện tích nhờ điện thế cổng (hiệu ứng
trường) mà lý thuyết này đã được Julius Lilienfeld phát hiện vào năm 1926


11
[12]. Năm 1961, các bằng sáng chế đầu tiên được trao cho Robert Noyce cho
một mạch tích hợp. Năm 1962, một IC MOS bao gồm 16 transistor MOS đã
được chế tạo. Năm 1963, công nghệ MOS (complementary metal-oxidesemiconductor (CMOS)) sử dụng cả hai khái niệm NMOS và PMOS đã được

F. Wanlass và C. Sah đề xuất [12]. Trong tất cả các cơng nghệ IC hiện có,
CMOS là cơng nghệ vượt trội, thay thế công nghệ NMOS và BJT do tản nhiệt
thấp, chống nhiễu tốt, trở kháng vào cao và công nghệ xử lý tiên tiến [14].
Năm 1965, định luật Moore ra đời khi Gordon Moore dự báo rằng số lượng
transistor trên một chip có thể tăng gấp đơi sau mỗi hai năm, điều đó cũng
mang lại sự tăng trưởng về công suất xử lý. Rất nhiều linh kiện nhỏ, tất cả đều
được sắp xếp trên một bề mặt nhỏ đã được chứng minh là yếu tố quyết định
đối với sự đột phá của một vi mạch [15]. MOSFET đã cho thấy những ưu
điểm vượt trội của mình: dễ chế tạo, kích thước tương đối nhỏ, hàng triệu linh
kiện có thể được tích hợp trong một vi mạch. Cho đến nay cơng nghệ MOS đã
mở rộng rất nhanh chóng, đóng vai trò thiết yếu trong ngành chế tạo linh kiện
điện tử bán dẫn.
Transistor hiệu hứng trường kim loại-ôxit-bán dẫn (the metal-oxidesemiconductor field effect transistor (MOSFET)) là một trong những
transistor được sử dụng phổ biến nhất trong các mạch kĩ thuật số điện tử.
Phần kim loại-ơxit-bán dẫn hay tụ MOS chính là “quả tim” của transistor. Cấu
trúc của một MOSFET cơ bản gồm ba phần chính: soure (cực nguồn), drain
(cực máng), gate (cực cổng).
Hình 1.1 (a) và hình 1.1 (b) lần lượt là mặt cắt ngang của MOSFET loại
n (NMOS) và MOSFET loại p (PMOS). Trong NMOS, cực nguồn và cực
máng được pha tạp loại n+, cực nguồn và cực máng gắn với đế được pha tạp
loại p. Trong khi PMOS, cực nguồn và cực máng được pha tạp loại p+, đế
được pha tạp loại n. Sau đó phủ lên đế một lớp silicon diôxit hoặc vật liệu
điện môi khác rồi đặt một lớp kim loại hoặc vật liệu đa tinh thể lên trên lớp


12

Gate

Source

e

Drain
Meta/poly-silicon
Gate dielectric
n+

n+
L

p-type substrate

Body
(a)
Gate

Sourcee

Drain
Meta/ poly-silicon
Gate dielectric
p+

p+
L

n-type substrate

(b)

Body

Hình 1.2. Cấu trúc của linh kiện MOSFET đơn cổng tương ứng với
(a) loại n và (b) loại p.
ôxit để tạo thành điện cực cổng. Thời kì đầu của ngành cơng nghiệp bán dẫn,
kim loại nhôm thường được sử dụng để làm vật liệu cổng. Nhưng sau này,
người ta thấy được những hạn chế của nhôm khi làm vật liệu cổng nên vật
liệu đa tinh thể đã thay thế vì quá trình pha tạp của máng và nguồn đòi hỏi các
phương pháp ủ nhiệt rất cao (> 8000C). Nếu nhôm được sử dụng làm vật liệu


13
cổng, dưới nhiệt độ cao như vậy, nó sẽ bị nóng chảy do nhiệt độ nóng chảy
của nhơm xấp xỉ 6600C. Nếu là vật liệu đa tinh thể thì nó sẽ khơng bị nóng
chảy. Mặt khác, điện áp ngưỡng của MOSFET có tương quan với sự khác biệt
về chức năng làm việc giữa cực cổng và kênh. Trước đó, cực cổng kim loại đã
được sử dụng khi điện áp hoạt động là 3-5 V. Nhưng khi các MOSFET được
thu nhỏ lại thì điện áp hoạt động của linh kiện cũng được hạ xuống. Sử dụng
kim loại làm vật liệu cổng dẫn đến điện áp ngưỡng cao hơn so với vật liệu đa
tinh thể. Ngồi ra, vì vật liệu đa tinh thể là chất bán dẫn nên chức năng làm
việc của nó có thể điều chỉnh bằng cách điều chỉnh mức độ pha tạp. Vùng
dưới lớp ôxit, giữa cực nguồn và cực máng là vùng kênh. Kiểu cấu trúc này
hoàn toàn giống như một tụ điện và lớp ơxit đóng vai trị là vật liệu điện mơi
của tụ điện. Điện dung được xác định bởi độ dày và hằng số điện môi của lớp
silicon diôxit.
Cụm từ “FET” trong MOSFET là viết tắt của filed-effect transistor, có
nghĩa là transistor hiệu ứng trường đã nói lên nguyên lý hoạt động của tụ
MOS. MOSFET hoạt động dựa vào cơ chế khuếch tán nhiệt truyền thống. Khi
điện áp ở cực cổng lớn hơn điện áp ngưỡng của MOSFET, kênh dẫn được tạo
ra trong thân silicon dưới cổng. Kênh được hình thành chứa các electron trong

NMOS và các lỗ trống trong PMOS. Điện trường cực cổng điều khiển khu
vực kênh làm rào thế nhiệt ở kênh hạ xuống thấp và các electron trong NMOS
hoặc các lỗ trống trong PMOS dễ dàng vượt qua rào chắn để đến cực máng,
MOSFET ở trạng thái MỞ. Khi điện áp ở cực cổng nhỏ hơn điện áp ngưỡng
của MOSFET, rào thế nhiệt tại kênh cao khiến các electron trong NMOS hoặc
các lỗ trống trong PMOS không thể vượt hàng rào ở kênh dẫn để đến cực
máng, MOSFET ở trạng thái TẮT. Ngồi ra, vẫn có một số các hạt tải điện có
năng lượng lớn vào kênh để đến cực máng tạo thành dịng rị. Nói một cách


14

EC

EV

OFF state
(a)

EC

EV

ON state
(b)

Hình 1.3. Sơ đồ vùng năng lượng của MOSFET (a) ở trạng thái MỞ và (b)
trạng thái TẮT
đơn giản, MOSFET hoạt động như một công tắc [12]. Khi cổng của NMOS
được nối đất, NMOS như một công tắc mở, ngắt kết nối giữa cực nguồn và

cực máng. Khi đặt một điện áp lên cổng, NMOS được coi như là một cơng tắc
đóng, kết nối cực giữa nguồn và cực máng. Tương tự với PMOS, khi cổng
của PMOS được nối đất, PMOS như một cơng tắc đóng, kết nối giữa cực
nguồn và cực máng. Khi đặt một điện áp lên cổng, PMOS được coi như là
một công tắc mở, ngắt kết nối giữa cực nguồn và cực máng.


15
1.3 TẠI SAO PHẢI LÀ TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN
HẦM
Vào những năm cuối thế kỉ XX, các linh kiện điện tử đang được ứng
dụng rộng rãi. Transistor hiệu ứng trường kim loại-ơxít-bán dẫn (MOSFET)
đóng vai trị quan trọng trong cơng nghệ điện tử và thông tin liên lạc. Những
linh kiện điện tử này có thể được thu nhỏ đến nano mét, tốc độ xử lý nhanh,
dễ chế tạo, giá thành thấp nên chúng nhanh chóng chiếm lĩnh thị trường cơng
nghệ điện tử cho đến ngày nay. Tuy nhiên, nền công nghiệp điện tử ngày càng
phát triển đòi hỏi phải chế tạo ra các linh kiện công suất tiêu thụ thấp, kích
thước nhỏ sao cho nhiều linh kiện điện tử hơn có thể lắp ráp tối ưu trên một vi
mạch mà vẫn duy trì về tốc độ xử lý.
Trong năm thập kỷ qua, transistor hiệu ứng trường kim loại-ơxít-bán
dẫn (MOSFET) truyền thống đã có những thành cơng to lớn trong các vi
mạch tích hợp nhờ khả năng thu nhỏ tới kích thước nano mét để cải thiện hiệu
suất và giảm chi phí. Việc tiếp tục giảm kích thước của MOSFET sẽ dẫn đến
tăng dòng rò rỉ do hiệu ứng kênh ngắn (short channel effects (SCE)) như hạ
thấp rào cản gây ra (drain-induced-barrier-lowering (DIBL), bão hòa vận
tốc…[16]. Tăng mức tiêu thụ điện năng là nỗi lo lắng không thể thiếu đối với
các mạch điện tử nano nên chỉ có thể giảm điện áp nguồn cấp (VDD). Tuy
nhiên, việc giảm VDD sẽ làm giảm hiệu suất của MOSFET. Ngoài ra, điện áp
ngưỡng trở nên thấp hơn khi giảm VDD dẫn đến dòng rò tăng cao, tỷ lệ Ion/Ioff
giảm và tiêu thụ điện năng lớn [17]. Tiêu thụ điện năng tăng trở thành mối

quan tâm lớn cho các trung tâm công nghệ do chi phí tăng trong việc cung cấp
năng lượng và làm mát hệ thống máy. Các MOSFET thông thường đều hoạt
động dựa trên cơ chế khuếch tán nhiệt truyền thống nên độ dốc dưới ngưỡng
bị giới hạn ở mức 60mV/dec tại nhiệt độ phòng [18]. Giới hạn vật lý trên của


16
Gate VG>0

VS=0

VD>0
Metal / poly-silicon
Gate dielectric

n+ Drain

intrinsic

p+ Source

(a)

Gate VG<0

VS=0

VD<0
Metal / poly-silicon
Gate dielectric

p+ Drain

intrinsic

n+ Source

(b)

Hình 1.4. Cấu trúc của linh kiện TFET đơn cổng tương ứng với (a) loại n
và (b) loại p.
độ dốc dưới ngưỡng đối với MOSFET truyền thống hiện nay trở thành vấn đề
hạn chế khi đáp ứng các yêu cầu của mạch tích hợp trong tương lai.
Những nhược điểm của MOSFET phải đối mặt trở thành bài toán khó
cho các nhà khoa học. Để khắc phục những hạn chế này thì việc nghiên cứu