Thiết kế bộ chuyển đổi số tương tự 8 bít sử dụng công nghệ bán dẫn cmos

ĐẠI HỌC QUỐC GIA HÀ NỘI
TRƯỜNG ĐẠI HỌC CÔNG NGHỆ

NGUYỄN MẠNH PHƯƠNG

THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ
8 BÍT SỬ DỤNG CƠNG NGHỆ BÁN DẪN CMOS

Ngành: Cơng nghệ Điện tử- Viễn Thông
Chuyên ngành: Kỹ thuật Điện tử
Mã số: 60.52.70

LUẬN VĂN THẠC SĨ

NGƯỜI HƯỚNG DẪN KHOA HỌC
PGS.TS Trần Quang Vinh

Hà Nội- 2009


1

LỜI CAM ĐOAN
Tơi xin cam đoan tồn bộ những nội dung và số liệu trong luận văn thạc sỹ:
“Thiết kế bộ chuyển đổi số - tƣơng tự 8 bít sử dụng công nghệ bán dẫn CMOS” là do
tôi tự nghiên cứu và thực hiện.
Học viên thực hiện luận văn
Nguyễn Mạnh Phƣơng


2

MỤC LỤC
Trang phụ bìa
Trang
Lời cam đoan ........................................................................................................... 1
Mục lục .................................................................................................................... 1
Danh mục các bảng .................................................................................................. 4
Danh mục các hình vẽ .............................................................................................. 5
MỞ ĐẦU ................................................................................................................. 9
Chƣơng 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƢƠNG TỰ ............................ 10
1.1 Giới thiệu: ....................................................................................................... 10
1.2 Các thông số của bộ chuyển đổi số-tƣơng tự..................................................... 11
1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) .............................. 13
1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) .................................. 14
1.2.3 Độ lệch không (Offset) .............................................................................. 16
1.2.4 Lỗi gain (Gain Error) ................................................................................. 17
1.2.5 Độ trễ (Latency) ......................................................................................... 18
1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) ............................. 18
1.2.7 Dải động (Dynamic Range, DR) ................................................................ 18
Chƣơng 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƢƠNG TỰ
.................................................................................................................................. 19
2.1 Mã đầu vào số (Digital Input Code) .................................................................. 19
2.2 Kiến trúc chuỗi điện trở ( Resistor String) ........................................................ 19
2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) .......................... 20
2.4 Kiến trúc Steering dòng điện ( Current Steering) .............................................. 22
2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) ...................................................... 24
2.6 DAC tuần hồn (Cyclic DAC) .......................................................................... 25
2.7 DAC đƣờng ống (Pipeline DAC) ...................................................................... 26
Chƣơng 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS .............................................. 28
3.1 Các quy trình sản xuất bán dẫn MOS cơ bản .................................................... 28

3.1.1 Ơxi hóa (Oxidation) ................................................................................... 29
3.1.2 Khuếch tán (Diffusion) .............................................................................. 30
3.1.3 Cấy ion (Ion Implantation) ......................................................................... 31
3.1.4 Lắng đọng (Deposition) ............................................................................. 32
3.1.5 Ăn mòn (Etching) ...................................................................................... 32
3.1.6 Quang khắc (Photolithography) ................................................................. 34
3.2 Transistor MOS ................................................................................................ 37
3.2.1 Cấu trúc vật lý: .......................................................................................... 37
3.2.2 Nguyên lý hoạt động cơ bản: ..................................................................... 38
3.3 Các linh kiện thụ động (Passive component) .................................................... 44
3.3.1 Tụ điện (Capacitor) .................................................................................... 44
3.3.2 Điện trở (Resistor) ..................................................................................... 48
3.4 Layout mạch tích hợp ....................................................................................... 49
3.4.1 Vấn đề matching: ....................................................................................... 50
3.4.2 Layout transistor MOS: .............................................................................. 56
3.4.3 Layout điện trở: ......................................................................................... 58
3.4.4 Layout tụ điện: ........................................................................................... 59
Chƣơng 4 - MƠ HÌNH THIẾT BỊ MOS .................................................................... 62
4.1 Mơ hình tín hiệu lớn (Large-Signal Modelling) ................................................ 62


3
4.2 Mơ hình tín hiệu nhỏ (Small-Signal Modelling) ............................................... 65
4.2.1 Mơ hình tín hiệu nhỏ trong vùng tích cực ................................................... 65
4.2.2 Mơ hình tín hiệu nhỏ trong vùng triốt và cut-off ........................................ 69
4.3 Các mơ hình MOS cao cấp (Advanced MOS Modelling) ................................. 71
4.3.1 Các hiệu ứng kênh ngắn (short-channel effects) ......................................... 71
4.3.2 Hoạt động subthreshold: ............................................................................ 74
Chƣơng 5 - THIẾT KẾ DAC ..................................................................................... 75
5.1 Yêu cầu thiết kế ................................................................................................ 75

5.2 Sơ đồ khối chức năng ....................................................................................... 76
5.3 Thiết kế chi tiết của các khối ............................................................................ 78
5.3.1 Khối Logic Input........................................................................................ 79
5.3.2 Thanh ghi................................................................................................... 83
5.3.3 Khối điều khiển (Control Logic) ................................................................ 89
5.3.4 Bộ lập mã thermometer .............................................................................. 91
5.3.5 Khối tạo dòng phân cực ............................................................................. 97
5.3.6 Khối tạo dòng DAC ................................................................................... 99
5.3.7 Khối driver .............................................................................................. 106
5.3.8 Khối chuyển đổi dòng điện – điện áp ....................................................... 109
5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC ......... 113
KẾT LUẬN ......................................................................................................... 122
TÀI LIỆU THAM KHẢO .................................................................................... 123
PHỤ LỤC ............................................................................................................ 124
Phụ lục A. Kí hiệu và mơ hình của các phần tử mạch điện ................................ 124
Phụ lục B. Các mẫu vẽ thể hiện các lớp layout.................................................. 130
Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6μm ............................. 132
Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic ................................. 146
Phụ lục E. Nội dung các file mô phỏng ............................................................. 150


4

DANH MỤC CÁC BẢNG
Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tƣơng tự ............... 19
Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với VREF =5V .................................................... 26
Bảng 2.7-1 Đầu ra của bộ DAC đƣờng ống với VREF =5V ........................................... 27
Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS
0.8μm ........................................................................................................................ 48
Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tƣơng tự .......................................... 75

Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tƣơng tự............................ 76
Bảng 5.2-1 Chức năng của các tín hiệu điều khiển ..................................................... 77
Bảng 5.3.2-1 Hoạt động chức năng của RSFF ............................................................ 84
Bảng 5.3.3-1 Bảng chân lý của khối điều khiển ......................................................... 90
Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer ........................................... 92
Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC ........................................... 116
Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC . 116


5

DANH MỤC CÁC HÌNH VẼ
Hình 1.1-1 Giao diện giữa thế giới tƣơng tự và bộ xử lý số ........................................ 10
Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tƣơng tự .............................................. 11
Hình 1.2-2 Hàm truyền lý tƣởng của bộ DAC 3 bit .................................................... 12
Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit ................................... 13
Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit khơng lý tƣởng ................................ 14
Hình 1.2.2-1 Cách xác định INL của bộ DAC ............................................................ 15
Hình 1.2.2-2 Ví dụ về INL của bộ DAC ..................................................................... 15
Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit khơng lý tƣởng ................................. 16
Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit.................................................... 17
Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit ...................................................... 17
Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị
phân để giảm dung kháng ký sinh ở đầu ra ................................................................ 20
Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R ............................................... 21
Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch ............................ 22
Hình 2.4-1 Kiến trúc tổng quát của DAC steering dịng điện...................................... 22
Hình 2.4-2 DAC steering dịng điện sử dụng các nguồn dòng trọng lƣợng nhị phân. . 23
Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã
thermometer .............................................................................................................. 23

Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tƣơng đƣơng với bit MSB=1, các bit khác
bằng 0 ........................................................................................................................ 24
Hình 2.6-1 Bộ chuyển đổi số-tƣơng tự tuần hồn ....................................................... 25
Hình 2.7-1 Bộ chuyển đổi số - tƣơng tự đƣờng ống ................................................... 26
Hình 3-1 Phân loại cơng nghệ mạch tích hợp sử dụng chất bán dẫn silíc .................... 28
Hình 3.1-1 Wafer bán dẫn .......................................................................................... 29
Hình 3.1-2 Sự ơxi hóa ................................................................................................ 30
Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vơ hạn và (b) nguồn tạp chất hữu
hạn ............................................................................................................................. 31
Hình 3.1-4 (a) Trƣớc quy trình ăn mịn (b) Sau quy trình ăn mịn .............................. 33
Hình 3.1-5 Các bƣớc quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a)
Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang ................................. 35
Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong cơng nghệ giếng
n ................................................................................................................................ 38
Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực đƣợc nối đất ......... 38
Hình 3.2-3 Mặt cắt ngang của transistor kênh n với v DS nhỏ và vGS  VT .................... 41
Hình 3.2-4 Khi v DS tăng cho đến khi vGD  VT , kênh trở thành pinched off ở drain .... 43
Hình 3.2-5 Đặc tuyến i D  v DS của transistor MOS lí tƣởng ........................................ 43
Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ơxít – kênh (b) Silíc đa tinh thể ơxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) ............. 45
Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a)
Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang ........ 47
Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở
giếng n ....................................................................................................................... 49


6
Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thƣớc của các phần tử của vi
mạch khác với các kích thƣớc của các mask layout .................................................... 50
Hình 3.4-2 Minh họa đối tƣợng A và đối tƣợng B đƣợc matching nhƣ thế nào với sự
có mặt của đối tƣợng C .............................................................................................. 51

Hình 3.4-3 Các phần tử đƣợc đặt trong sự có mặt của một građien (a) Layout khơng
chung tâm đối xứng (b) Layout chung tâm đối xứng .................................................. 53
Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít
nhạy cảm với sự di chuyển của các bản cực ............................................................... 54
Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình trịn để tối
thiểu tỉ số chu vi trên diện tích ................................................................................... 55
Hình 3.4-6 Kỹ thuật đƣờng Yiannoulos để matching các tụ điện có tỉ số khơng là số
ngun ....................................................................................................................... 55
Hình 3.4-7 Ví dụ layout một transistor MOS ............................................................. 56
Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gƣơng (b) PLI (c) hai transistor
chia sẻ một source chung và đƣợc layout để đạt đƣợc cả PLI và common-centriod (d)
Layout thu gọn của (c) ............................................................................................... 57
Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b)
điện trở giếng ............................................................................................................. 58
Hình 3.4-10 Dịng điện trong thanh dẫn điện ............................................................. 59
Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim
loại ............................................................................................................................ 61
Hình 4.1-1 Quy ƣớc dấu dƣơng cho transistor MOS (a) kênh n và (b) kênh p ............ 62
Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n .................................................. 64
Hình 4.1-3 Mơ hình tín hiệu lớn của transistor MOS kênh n ...................................... 64
Hình 4.2-1 Mơ hình tín hiệu nhỏ của transistor MOS trong vùng tích cực .................. 65
Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ ................... 67
Hình 4.2-3 Mơ hình RC phân tán cho transistor trong vùng triốt. ............................... 69
Hình 4.2-4 Mơ hình đơn giản cho transistor trong vùng triốt với VDS nhỏ .................. 70
Hình 4.2-5 Mơ hình tín hiệu nhỏ của transistor trong vùng cut-off ............................. 71
Hình 4.3-1 Mơ hình transistor MOS kênh n với sự giảm độ linh động ....................... 72
Hình 4.3-2 Dịng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống đƣợc tạo bởi
sự iơn hóa do va chạm ở đầu cuối drain của kênh ...................................................... 73
Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song ................................................ 76
Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tƣơng tự............................. 76

Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và
thanh ghi DAC (DAC REG) ...................................................................................... 78
Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input ............................... 80
Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in ................................... 80
Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt .................................................. 81
Hình 5.3.1-4 Kết quả mô phỏng ngƣỡng logic của mạch logic_in ở VDD = 3V và
VDD = 5V ................................................................................................................. 82
Hình 5.3.1-5 Kết quả mơ phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V
.................................................................................................................................. 82
Hình 5.3.1-6 Sơ đồ layout của mạch logic_in ............................................................. 83
Hình 5.3.1-7 Sơ đồ layout của khối Logic Input ......................................................... 83
Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1 ................................................ 84


7
Hình 5.3.2-2 Kết quả mơ phỏng hoạt động của DFF1 ................................................ 85
Hình 5.3.2-3 Sơ đồ layout của DFF1 ......................................................................... 85
Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2 ................................................ 86
Hình 5.3.2-5 Kết quả mơ phỏng hoạt động của DFF2 ................................................ 86
Hình 5.3.2-6 Sơ đồ layout của DFF2.......................................................................... 87
Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào ............................. 87
Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào ....................................................... 88
Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits ................................ 89
Hình 5.3.2-10 Sơ đồ layout của thanh ghi 15bits ........................................................ 89
Hình 5.3.3-2 Kết quả mơ phỏng hoạt động của khối điều khiển ................................. 91
Hình 5.3.3-3 Sơ đồ layout của khối điều khiển ........................................................... 91
Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh ................................................... 93
Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer ............................................... 95
Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer .................... 96
Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer ............................................. 96

Hình 5.3.5-1 Sơ đồ mạch của khối tạo dịng phân cực (IBIAS) .................................. 97
Hình 5.3.5-2 Kết quả mơ phỏng dòng IQ theo điện áp nguồn cung cấp của khối tạo
dịng phân cực............................................................................................................ 99
Hình 5.3.5-3 Sơ đồ layout của khối tạo dịng phân cực .............................................. 99
Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực ......................................... 100
Hình 5.3.6-2 Kết quả mơ phỏng vịng hở của mạch tạo điện áp phân cực ................. 102
Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực ....................................... 102
Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit ............................ 103
Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dịng 16Iunit ........................ 104
Hình 5.3.6-6 Sơ đồ layout của nguồn dịng Iunit ...................................................... 105
Hình 5.3.6-7 Sơ đồ layout của nguồn dịng 16Iunit .................................................. 105
Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dịng Current1x_group . 105
Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dịng Current16x_group
................................................................................................................................ 106
Hình 5.3.6-10 Sơ đồ layout của khối nguồn dịng Current1x_group ......................... 106
Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group ....................... 106
Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dịng Iunit và (b) nguồn dịng 16Iunit
................................................................................................................................ 107
Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x ......................................... 107
Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x ....................................... 108
Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dịng Iunit ..................................... 108
Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dịng 16Iunit ................................ 108
Hình 5.3.7-6 Sơ đồ layout của Driver1x ................................................................... 109
Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dịng điện – điện áp.......................... 109
Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP ............................................................. 111
Hình 5.3.8-3 Kết quả mơ phỏng vịng hở của khối I/V trong trƣờng hợp VOUT = VREF,
CL=100pF, RL=∞ ..................................................................................................... 112
Hình 5.3.8-4 Sơ đồ layout của mạch OAMP ............................................................ 112
Hình 5.3.9-1 Sơ đồ tồn mạch của bộ chuyển đổi số - tƣơng tự 8 bit........................ 114
Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tƣơng tự 8 bit ............................ 115

Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tƣơng tự theo từ mã số đầu vào ở
VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ ......................................................... 116


8
Hình 5.3.9-4 Kết quả mơ phỏng thời gian thiết lập của điện áp ra tƣơng tự ở
VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh ....... 117
Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tƣơng tự ở
VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh ....... 117
Hình 5.3.9-6 Kết quả mơ phỏng ảnh hƣởng của điện áp nguồn lên điện áp đầu ra tƣơng
tự ở VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ .............................. 118
Hình 5.3.9-7 Kết quả mơ phỏng dịng tiêu thụ của chip DAC ở VDD=3,3V và
VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞) .......................................... 118
Hình 5.3.9-8 Kết quả mơ phỏng dịng tiêu thụ và điện áp đầu ra của chip DAC ở chế
độ power-down (VDD=5,5V, nhiệt độ 105oC) ........................................................... 119
Hình 5.3.9-9 Kết quả mơ phỏng chip DAC thốt khỏi chế độ power-down (VDD=5,5V,
VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ) ...................................................... 119
Hình 5.3.9-10 Kết quả mơ phỏng đặc tính định thời của DAC ................................ 120
Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit ....................................................... 121
Hình A-1 Kí hiệu của các phần tử mạch điện ........................................................... 124
Hình B-1 Các mẫu vẽ thể hiện các lớp layout……………………………………….130
Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo ............................................ 146
Hình D1-2 Sơ đồ layout của cổng đảo ...................................................................... 146
Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào ....................... 147
Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào ................................................. 147
Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào ....................... 148
Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào ................................................. 148
Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào ................... 149
Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào ............................................. 149

9

MỞ ĐẦU
Các bộ chuyển đổi dữ liệu cung cấp liên kết giữa thế giới thế giới tƣơng tự và
các hệ thống số và đƣợc thực hiện bởi các phƣơng tiện là các mạch lấy mẫu, các bộ
chuyển đổi tƣơng tự - số và các bộ chuyển đổi số - tƣơng tự. Với sự tăng sử dụng tính
tốn và xử lý tín hiệu số trong các ứng dụng nhƣ xử lý ảnh, đo lƣờng, điện tử tiêu dùng
và truyền thông, các hệ thống chuyển đổi dữ liệu ngày càng đƣợc mở rộng và phát
triển.
Mục tiêu của luận văn này là đƣa ra một thiết kế cụ thể chip biến bổi số - tƣơng
tự 8 bit trên công nghệ bán dẫn CMOS. Nội dung của luân văn bao gồm 5 chƣơng:
-

-

-

-

Chƣơng 1 Tổng quan về chuyển đổi số - tƣơng tự
Trình bày vị trí, vai trị, các thơng số của bộ chuyển đổi số - tƣơng tự
Chƣơng 2 Các kiến trúc cơ bản của bộ chuyển đổi tƣơng tự - số
Trình bày sơ đồ, nguyên lý hoạt động, các ƣu nhƣợc điểm của các kiến
trúc của bộ chuyển đổi số - tƣơng tự
Chƣơng 3 Tổng quan về cơng nghệ CMOS
Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS cần thiết
cho ngƣời thiết kế, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên
lý hoạt động cơ bản của thiết bị bán dẫn CMOS, vấn đề layout mạch tích
hợp

Chƣơng 4 Mơ hình thiết bị MOS
Trình bày các mơ hình của transistor MOS, là cơ sở cho việc tính tốn và
mơ phỏng mạch điện
Chƣơng 5 Thiết kế DAC
Phần này trình bày chi tiết các tính tốn, kết quả mô phỏng và sơ đồ
layout của chip DAC 8 bit theo kiến trúc steering dòng điện

Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sƣ – Tiến sĩ Trần
Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hƣớng dẫn nghiên cứu để tác giả
có thể hồn thiện bản luận văn này.


10

Chƣơng 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƢƠNG TỰ
1.1 Giới thiệu:
Sự phát triển của xử lý tín hiệu số và tính tốn số trong các hệ thống điện tử
đƣợc mô tả là "thế giới trở nên số hơn mỗi ngày". So sánh với các mạch tƣơng tự
(analog circuit) cùng chức năng, các mạch số có khả năng chống nhiễu (noise) tốt hơn,
sự thay đổi của nguồn nuôi và công nghệ. Mạch số cho phép thiết kế dễ dàng hơn, có
khả năng tự động kiểm tra (test automation), và cho phép khả năng lập trình nhiều hơn.
Nhƣng yếu tố cơ bản đã làm cho các mạch số và bộ xử lý số có mặt trong tất cả các
mặt của cuộc sống là chất lƣợng (performance) vƣợt trội của các mạch số, là kết quả
của sự tiến bộ của các cơng nghệ mạch tích hợp, nhất là cơng nghệ mạch tích hợp
VLSI (VLSI – Very Large Scale Integration). Nó cho phép các mạch số thế hệ mới đạt
đƣợc tốc độ cao hơn, tích hợp nhiều chức năng hơn trên chip, công suất tiêu tán thấp
hơn, giá thành rẻ hơn, v.v...
Với những ƣu điểm nhƣ vậy, mạch số ngày càng thay thế các mạch tƣơng tự
cùng chức năng. Tuy nhiên, các mạch số khơng thể thay thế hồn tồn đƣợc các mạch
tƣơng tự vì những yếu tố sau:

(1) Bản chất tín hiệu xảy ra trong tự nhiên là tƣơng tự (analog)
(2) Con ngƣời nhận thức và nhớ đƣợc thông tin ở dạng tƣơng tự
Hơn nữa, dƣới tác động của trên mơi trƣờng truyền dẫn, tín hiệu số có thể bị suy giảm
đến mức chúng trở thành so sánh đƣợc với nhiễu, lúc đó cần thiết phải xem chúng nhƣ
các tín hiệu tƣơng tự.

Thế giới
tƣơng tự

011
101
000

Chuyển đổi
tƣơng tự - số
(Front end)

011
101
000

Bộ xử lý số

Chuyển đổi
số- tƣơng tự
(Back end)

Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số
Để bộ xử lý số có thể "giao tiếp" với thế giới tƣơng tự, các mạch thu thập và tái tạo lại
dữ liệu phải đƣợc sử dụng. Phía front end sử dụng các bộ chuyển đổi tƣơng tự - số

(ADCs) để thu thập và số hóa tín hiệu. Phía back end sẽ sử dụng các bộ chuyển đổi số


11
- tƣơng tự (DACs) để thực hiện chức năng ngƣợc lại, đó là tái tạo lại tín hiệu tƣơng tự
từ tín hiệu số. Q trình này đƣợc minh họa ở hình 1.1-1.
Các giao diện chuyển đổi dữ liệu (data conversion interface) đƣợc ứng dụng nhiều
trong các sản phẩm tiêu dùng cũng nhƣ các hệ thống chuyên dụng nhƣ là máy chơi đĩa
CD (compact disc player), máy quay, điện thoại, modem, và truyền hình độ phân giải
cao (high-definition television: HDTV), hệ thống hiển thị hình ảnh trong y học, hệ
thống xử lý tiếng nói, dụng cụ đo đạc, hệ thống điều khiển công nghiệp và rađa, v.v…

1.2 Các thông số của bộ chuyển đổi số-tƣơng tự
VREF

MSB

DN-1
DN-2
D1

Bộ chuyển đổi
số - tƣơng tự

VOUT

D0
LSB

Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự

Hình 1.2-1 là sơ đồ khối của bộ chuyển đổi số-tƣơng tự (Chú ý: đầu ra của bộ
chuyển đổi số - tƣơng tự có thể là điện áp hoặc dịng điện. Ở đây, vì mục đích miêu tả
các thơng số của bộ chuyển đổi số - tƣơng tự nên ta giả sử tín hiệu tƣơng tự ở đầu ra là
điện áp)
Mỗi từ mã N bit ở đầu vào bộ DAC, kí hiệu là D0 , D1 ,.., DN 1 , đƣợc ánh xạ tới
một giá trị điện áp tƣơng tự vOUT . vOUT đƣợc xác định nhƣ sau:
vOUT  FV REF

trong đó:
VREF là tín hiệu điện áp chuẩn.
N 1

F là hệ số đƣợc xác định bởi giá trị của từ mã D ,( D   2 i )
i 0

F

D
2N

Ví dụ bộ D/A 3 bit, với D =100(2)=4(10) và VREF =5V thì F 
4
vOUT  FV REF  .5  2,5V
8

1002 4
 , và
23
8

12
Bằng việc vẽ đồ thị vOUT phụ thuộc vào từ mã D , ta sẽ có đồ thị hàm truyền của
bộ D/A

Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit
Hình 1.2-2 là đồ thị hàm truyền của bộ DAC 3 bit (Digital input code: mã đầu
vào số, Ideal output voltage increment: độ chênh lệch điện áp ra lý tƣởng của hai từ mã
liên tiếp nhau, Ideal slope: độ dốc lý tƣởng). Ở đây giá trị trục tung đƣợc chuẩn hóa
theo VREF . Ta thấy rằng đồ thị hàm truyền của bộ DAC là tập hợp các điểm rời rạc bởi
vì đầu vào là các từ mã với bản chất là tín hiệu rời rạc.
Điện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị VREF , giá trị lớn nhất, cịn đƣợc gọi là
điện áp tồn thang (Full scale voltage: VFS ) đƣợc xác định theo biểu thức sau:
VFS 

2N  1
.VREF
2N

Bit ít ý nghĩa nhất (Least significant bit: LSB) là bit ngoài cùng bên phải của từ mã và
đƣợc kí hiệu là D0 . LSB xác định lƣợng thay đổi nhỏ nhất có thể của điện áp đầu ra
tƣơng tự. 1 LSB đƣợc xác định nhƣ sau:
1LSB 

VREF
2N

Ví dụ với bộ D/A 3 bit có VREF = 5V thì 1LSB=5/8=0,625V
Bit có ý nghĩa nhất (Most significant bit: MSB) là bit ngoài cùng bên trái của từ mã,
đƣợc ký hiệu là DN 1 . Khi bit này thay đổi thì điện áp tƣơng tự ở đầu ra thay đổi một

lƣợng tƣơng ứng bằng 1/2 VREF .


13
Độ phân giải (Resolution): Đây là đại lƣợng đƣợc xác định bởi số bit của từ mã. Nó
cho biết sự thay đổi nhỏ nhất có thể của tín hiệu tƣơng tự ở đầu ra đối với một tín hiệu
chuẩn VREF . Ví dụ một bộ DAC 8 bit có thể tạo 28=256 mức điện áp ra khác nhau, vì
vậy có độ phân giải là 1/256≈0,0039 hay 0,39%.
1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL)
Là hiệu giữa độ chênh lệch thực tế và độ chênh lệch lý tƣởng (bằng 1LSB) ở
đầu ra của hai từ mã liên tiếp. DNL tại từ mã n đƣợc xác định theo biểu thức sau:
DNLn  [vOUT (n)  vOUT (n  1)]  LSB

trong đó vOUT (n) là giá trị ở đầu ra thực tế của bộ DAC tại từ mã n
Ví dụ:

Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit
Hình 1.2.1-1 cho ví dụ về DNL (Ideal height: độ chênh lệch điện áp ra lí tƣởng
của hai từ mã liên tiếp). Tại từ mã 001, giá trị thực tế bằng giá trị lý tƣởng vì vậy
DNL1=0. Tƣơng tự, ta có DNL2=0. Tại từ mã 011, mức chêch lệch giữa từ mã 011 và
từ mã kề nó là từ mã 010 bằng 1,5 lần LSB vì thế DNL3=1,5 LSB-1 LSB=0,5 LSB.
Tƣơng tự, ta xác định đƣợc giá trị DNL cho các từ mã còn lại là:
DNL4=0,5 LSB-1 LSB=-0,5 LSB
DNL5=0,25 LSB-1 LSB=-0,75 LSB


14
DNL6=1,75 LSB-1 LSB=0,75 LSB
DNL7=1 LSB-1 LSB=0 LSB
Nói chung thì một bộ DAC sẽ có DNL nhỏ hơn ± ½ LSB nếu nó có độ chính

xác N bit. Vì vậy một bộ DAC 5 bit với DNL=0,75 LSB thực tế có độ phân giải của bộ
DAC 4 bit mà thôi. Nếu DNL của một bộ DAC nhỏ hơn -1LSB, thì bộ DAC đó đƣợc
cho rằng là nonmonotonic (khơng đơn điệu), nghĩa là điện áp tƣơng tự ở đầu ra không
luôn luôn tăng khi từ mã số ở đầu vào tăng. Bộ DAC nên ln có tính monotonic nếu
muốn thực hiện chức năng khơng có lỗi. Dƣới đây là đồ thị DNL của bộ DAC 3 bit có
hàm truyền ở hình 1.2.1-2.

Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng

1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL)
INL đƣợc định nghĩa là hiệu giữa giá trị ở đầu ra bộ chuyển đổi và giá trị của
điểm tƣơng ứng nằm trên đƣờng thẳng tham chiếu nối giữa giá trị đầu tiên và giá trị
cuối cùng ở đầu ra của bộ chuyển đổi. Thông số này xác định độ tuyến tính của đặc
tuyến hàm truyền của bộ chuyển đổi số-tƣơng tự. Biểu thức xác định INL tại từ mã n,
kí hiệu là INLn, là nhƣ sau:
INLn = Giá trị đầu ra bộ DAC tại từ mã n – Giá trị của điểm tương ứng trên đường
tham chiếu tại từ mã n


15

Hình 1.2.2-1 Cách xác định INL của bộ DAC
Ví dụ về INL:

Hình 1.2.2-2 Ví dụ về INL của bộ DAC

Đầu tiên đƣờng tham chiếu đƣợc vẽ qua giá trị đầu tiên và giá trị cuối cùng (Straightline through first and last output points). INL bằng 0 đối với các mã mà ở đó giá trị
đầu ra nằm trên đƣờng tham chiếu này, vì thế INL2 = INL4 = INL6 = INL7 = 0. Chỉ các
đầu ra tƣơng ứng với mã 001, 011 và 101 là không nằm trên đƣờng tham chiếu. Ở mã
001 và 011, giá trị đầu ra đều lớn hơn giá trị đƣờng tham chiếu một lƣợng là ½ LSB, vì

thế INL1 = INL3 = 0,5 LSB. Tƣơng tự INL5 = -0,75 LSB


16

Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit khơng lý tưởng
Cũng có một số phƣơng pháp khác đƣợc sử dụng để đo INL. Có phƣơng pháp so sánh
giá trị đầu ra với đƣờng tham chiếu lí tƣởng (chính là đặc tuyến hàm truyền lý tƣởng
của bộ DAC), không tính đến vị trí của giá trị đầu ra đầu tiên và giá trị đầu ra cuối
cùng. Nếu bộ DAC có lỗi gain (gain error) hoặc lỗi offset (offset error), thì những lỗi
này cũng đƣợc bao hàm trong INL.
Phƣơng pháp khác, đƣợc gọi là phƣơng pháp "best-fit", cố gắng tối thiểu INL bằng
cách xây dựng đƣờng tham khảo sao cho nó đi qua gần nhất có thể đối với phần lớn
các giá trị đầu ra. Mặc dù phƣơng pháp này tối thiểu INL nhƣng nó vẫn khơng đƣợc sử
dụng rộng rãi bằng phƣơng pháp trong đó đƣờng tham chiếu là đƣờng thẳng nối giá trị
đầu ra đầu tiên và giá trị đầu ra cuối cùng.

1.2.3 Độ lệch không (Offset)
Một cách lí tƣởng, đầu ra tƣơng tự sẽ là 0V khi giá trị từ mã số D = 0. Tuy nhiên một
offset tồn tại nếu điện áp đầu ra tƣơng tự không bằng không. Điều này dẫn tới hàm
truyền bị dịch nhƣ minh họa ở hình 1.2.3-1.


17

Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit

1.2.4 Lỗi gain (Gain Error)
Một lỗi gain (Gain Error) tồn tại nếu độ dốc (slope) của đƣờng best-fit qua hàm truyền
khác độ dốc của đƣờng best-fit đối với trƣờng hợp lí tƣởng. Lỗi gain đƣợc xác định

theo biểu thức sau:
Gain error = Độ dốc lý tưởng(ideal slope) – Độ dốc thực tế (actual slope)

Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit


18
1.2.5 Độ trễ (Latency)
Là khoảng thời gian từ lúc từ mã số đầu vào thay đổi đến thời điểm giá trị đầu ra tƣơng
tự đạt tới giá trị thiết lập với một sai số chỉ định.

1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR)
SNR đƣợc xác định bằng tỉ số cơng suất tín hiệu trên tạp âm ở đầu ra tƣơng tự

1.2.7 Dải động (Dynamic Range, DR)
Dải động đƣợc xác định bằng tỉ số tín hiệu ra lớn nhất trên tín hiệu ra nhỏ nhất. Dải
động của bộ DAC N bit bằng:
 2N  1
dB
DR  20 Log 
 1 

Ví dụ bộ DAC 16 bit sẽ có dải động là 96,33dB


19

Chƣơng 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ TƢƠNG TỰ
2.1 Mã đầu vào số (Digital Input Code)
Trong nhiều trƣờng hợp, tín hiệu số khơng đƣợc cung cấp ở dạng mã nhị phân

(binary code) mà ở dạng mã khác nhƣ mã BCD (Binary-Coded Decimal), mã
thermometer, mã Gray, số bù hai (two's complement),v.v…[1] Dƣới đây là bảng so
sánh các mã này.
Số thập phân Mã nhị phân Mã Thermometer Mã Gray Số bù hai
0
000
0000000
000
000
1
001
0000001
001
111
2
010
0000011
011
110
3
011
0000111
010
101
4
100
0001111
110
100
5

101
0011111
111
011
6
110
0111111
101
010
7
111
1111111
100
001
Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự

2.2 Kiến trúc chuỗi điện trở ( Resistor String)
Kiến trúc DAC cơ bản nhất [6,9,10] đƣợc vẽ ở hình 2.2-1a. Kiến trúc này bao
gồm một chuỗi điện trở với 2N điện trở giống nhau và các chuyển mạch, đầu ra tƣơng
tự đơn giản một trong những giá trị điện áp đƣợc tạo ra nhờ sự phân áp của các điện
trở.
Chú ý rằng một bộ giải mã N:2N sẽ đƣợc yêu cầu để cung cấp 2N tín hiệu điều
khiển viêc đóng mở các chuyển mạch. Kiến trúc này cho độ chính xác cao, với điều
kiện là dòng tải (hay dòng ra) không đƣợc yêu cầu và giá trị của các điện trở phải nằm
trong khoảng sai số chỉ định của bộ chuyển đổi. Một ƣu điểm lớn của kiến trúc này là
đầu ra sẽ ln đƣợc đảm bảo tính monotonic.
Một vấn đề với bộ chuyển đổi loại này là đầu ra bộ chuyển đổi luôn đƣợc kết
nối tới 2N chuyển mạch, trong đó chỉ có mơt chuyển mạch đƣợc đóng. Đối với độ phân
giải cao, số lƣợng chuyển mạch sẽ rất lớn vì vậy sẽ tồn tại một lƣợng lớn dung kháng
ký sinh xuất hiện ở nút ra, hệ quả là tốc độ chuyển đổi sẽ giảm đi. Một cấu hình khác

tốt hơn cho bộ DAC dạng chuỗi điện trở đƣợc vẽ ở hình 2.2-1b. Ở đây, một mảng


20
chuyển mạch đƣợc tổ chức theo dạng cây nhị phân đảm bảo rằng đầu ra đƣợc kết nối
tới một chuyển mạch đóng và một chuyển mạch mở, vì vậy dung kháng ký sinh ở nút
ra sẽ nhỏ hơn, vì thế tăng tốc độ chuyển đổi. Tín hiệu điều khiển mảng chuyển mạch là
từ nhị phân đầu vào vì cấu trúc tổ chức dạng cây của mảng chuyển mạch.
Một vấn đề khác đối với DAC dạng chuỗi điện trở là sự cân bằng giữa diện tích
và cơng suất tiêu tán của bộ chuyển đổi. Đối với độ phân giải cao, bộ chuyển đổi sẽ
chiếm diện tích chip lớn bởi vì một số lƣợng lớn các thành phần thụ động (passive
components), là các điện trở. Mặc dù có thể giảm giá trị của các điện trở để tối thiểu
diện tích chip, nhƣng khi đó cơng suất tiêu tán sẽ trở thành vấn đề quyết định vì dịng
điện ln chảy qua chuỗi điện trở trong toàn bộ khoảng thời gian bộ chuyển đổi hoạt
động.

Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị
phân để giảm dung kháng ký sinh ở đầu ra

2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network)
Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở
trên. Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau nhƣ trong hình vẽ 2.3-1


21

Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R
Bắt đầu từ đầu cuối cùng bên phải của mạng, trở kháng nhìn vào bên phải của
bất ký nút nào tới đất (ground) đều là 2R. Đầu vào số quyết định liệu mỗi điện trở sẽ
đƣợc chuyển mạch tới đất (ground) hoặc tới đầu vào đảo của bộ khuyếch đại thuật

toán. Điện áp tại mỗi nút liên hệ với VREF theo mối quan hệ trọng lƣợng nhị phân
(binary-weighted relationship) đƣợc tạo nên bởi đặc tính chia áp của mạng thang điện
trở này. Tổng dịng điện chảy từ VREF là khơng đổi, vì điện thế tại đầu dƣới của mỗi
điện trở đƣợc chuyển mạch luôn là 0V (hoặc ground hoặc đất ảo(virtual ground)). Vì
thế, điện áp các nút sẽ khơng đổi đối với bất kỳ giá trị nào của đầu vào số (nhƣ thể
hiện ở hình 2.3-1, nó có dạng

V REF
, với i  1, N ).
2i

Điện áp ra, v OUT , phụ thuộc vào dòng điện chảy qua điện trở hồi tiếp RF nhƣ sau:
vOUT  iTOT .RF

(2.3-1)

trong đó iTOT là tổng dịng điện,giá trị của nó đƣợc xác định bởi đầu vào số:
N 1

iTOT   Dk .
k 0

VREF 1
.
2 N k 2 R

(2.3-2)

với Dk là bit thứ k của từ mã đầu vào với một giá trị hoặc là 0 hoặc là 1.
Giống nhƣ kiến trúc chuỗi điện trở, kiến trúc này cũng yêu cầu matching tốt để đảm

bảo độ chính xác cho bộ chuyển đổi. Vì thế, điện trở của các chuyển mạch phải nhỏ,
hay là điện áp rơi trên mỗi chuyển mạch phải nhỏ để giảm thiểu lỗi chuyển đổi. Một
cách để loại bỏ vấn đề này là thêm các chuyển mạch giả (dummy) nhƣ thể hiện ở hình
2.3-2. Các chuyển mạch dummy này có trở kháng bằng một nửa trở kháng của chuyển
mạch thực ( R ), và chúng đƣợc đặt nối tiếp với mỗi điện trở nằm ngang có giá trị là
R. Tổng trở kháng của bất kỳ nhánh ngang, kí hiệu R', là:
R'  R 

R
2

(2.3-3)

Trở kháng của bất kỳ nhánh dọc là 2R  R , nó bằng 2 lần giá trị của nhánh ngang. Vì
vậy quan hệ R '  2R ' vẫn đƣợc duy trì.


22

Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch

2.4 Kiến trúc Steering dòng điện ( Current Steering)
Hình 2.4-1 minh họa cấu hình tổng quát cho bộ chuyển đổi số - tƣơng tự kiểu
current steering [6,10]. Cấu hình này u cầu một tập các nguồn dịng, mỗi nguồn
dịng có giá trị dịng điện là I . Bộ DAC N bit sẽ có 2N -1 nguồn dịng, đi liền với
chúng là tập 2N -1 chuyển mạch đƣợc điều khiển bởi các tín hiệu nhị phân
D0 , D1 ,..., D2 2 . Tín hiệu điều khiển này sẽ quyết định nguồn dòng tƣơng ứng đƣợc kết
N

nối tới iOUT hoặc nút khác (trong trƣờng hợp này là ground). Dòng ra tổng, iOUT , có dải

giá trị là:
0  iOUT  (2 N  1).I

(2.4-1)

Hình 2.4-1 Kiến trúc tổng quát của DAC steering dịng điện
Đầu vào số có dạng của mã thermometer. Mã này sẽ là tất cả 1 từ bit LSB đến
giá trị của bit thứ k, Dk , và tất cả là 0 ở trên nó. Vì vậy cấu hình này yêu cầu sử dụng
bộ lập mã thermometer.
Một kiến trúc current steering khác đƣợc vẽ ở hình 2.4-2


23

Hình 2.4-2 DAC steering dịng điện sử dụng các nguồn dòng
trọng lượng nhị phân.
Kiến trúc này sử dụng các nguồn dịng trọng lƣợng nhị phân, vì thế chỉ u cầu
N nguồn dịng. Vì các dịng là trọng lƣợng nhị phân nên mã đầu vào có thể là mã nhị
phân đơn giản, không phải sử dụng bộ lập mã thermometer.
Một ƣu điểm của DAC current steering là khả năng drive dòng cao.Vì khơng
cần bộ đệm ở đầu ra để drive tải điện trở nên những DAC này thƣờng đƣợc sử dụng
trong các ứng dụng tốc độ cao. Độ chính xác cần thiết để tạo độ phân giải cao phụ
thuộc vào mức độ matching của các nguồn dịng. Ví dụ, nếu một bộ DAC 13 bit đƣợc
thiết kế sử dụng kiến trúc này, thì sẽ có 213-1=8191 nguồn dịng "cƣ trú" trong chip
(một số lƣợng không hề nhỏ). Đối với các nguồn dòng trọng lƣợng nhị phân (binaryweight), chỉ 13 nguồn dòng đƣợc yêu cầu nhƣng giá trị dòng của nguồn dùng lớn nhất
sẽ gấp 2N-1 = 213-1 = 4096 lần nguồn dòng nhỏ nhất. Nếu dòng điện nhỏ nhất, I , đƣợc
chọn là 5μA, thì nguồn dịng lớn nhất sẽ là 20,48mA !

Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit
và (b) Đầu vào mã thermometer

Một vấn đề khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã số ở đầu
vào thay đổi. Vì các nguồn dịng đƣợc kết nối song song, nếu một trong các nguồn


24
dịng đƣợc ngắt, nguồn dịng khác đƣợc dẫn thì một glitch có thể xảy ra ở đầu ra nếu
việc đồng bộ sao cho cả hai nguồn dòng đƣợc dẫn hoặc ngắt cùng một thời điểm
khơng đƣợc thực hiện chính xác.

2.5 DAC tỷ lệ điện tích (Charge Scaling DAC)
DAC tỷ lệ điện tích [6,9,10] là kiến trúc DAC đƣợc sử dụng phổ biến trong
cơng nghệ CMOS, sơ đồ của nó đƣợc vẽ ở hình 2.5-1a. Kiến trúc bao gồm một mảng
song song của các tụ điện trọng lƣợng nhị phân, có tổng là 2 N C , đƣợc nối tới một bộ
khuếch đại thuật toán. Ban đầu các tụ đƣợc xả điện hoàn toàn, mỗi tụ điện sẽ đƣợc
chuyển mạch hoặc tới VREF hoặc tới đất (ground) phụ thuộc vào từ mã số đầu vào.
Điện áp tƣơng tự ở đầu ra, vOUT , là hàm của sự chia áp giữa các tụ điện này.
Hình 2.5-1b là mạch tƣơng đƣơng trong trƣờng hợp bit MSB=1, còn các bit
khác bằng 0. Dễ thấy vOUT trong trƣờng hợp này bằng:
vOUT

V
2 N 1 C
 VREF . N 1
 REF
N 1
2
2 C2 C

(2.5-1)

Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1,
các bit khác bằng 0
Biểu thức tông quát của vOUT do mỗi tụ điện là nhƣ sau:
vOUT 

2k C
.VREF  2 k  N .VREF
N
2 C

(2.5-2)