Thiết kế bộ điều chế giải điều chế qpsk trên fpga (tt)

HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG
---------------------------------------

Nguyễn Vũ Quang
THIẾT KẾ BỘ ĐIỀU CHẾ - GIẢI ĐIỀU CHẾ QPSK
TRÊN FPGA

Chuyên nghành: Kỹ thuật điện tử
Mã số: 60.52.70

TÓM TẮT LUẬN VĂN THẠC SỸ

HÀ NỘI – 2013


Luận văn được hồn thành tại:
HỌC VIỆN CƠNG NGHỆ BƯU CHÍNH VIỄN THƠNG
Người hướng dẫn khoa học: TS. NGUYỄN NGỌC MINH
Phản biện 1: PGS. TS. ĐÀO TUẤN
Phản biện 2: TS. LÊ CHÍ QUỲNH
Luận văn được bảo vệ trước Hội đồng chấm luận văn thạc sĩ tại
Học viện Công nghệ Bưu chính Viễn thơng
Vào lúc: 11 giờ 15 ngày 11 tháng 5 năm 2013
Có thể tìm hiểu luận văn tại:
- Thư viện của Học viện Cơng nghệ Bưu chính Viễn thơng


1

MỞ ĐẦU
Hiện nay, việc mềm hóa các dạng điều chế, thực hiện các

thiết kế vơ tuyến bằng cấu hình mềm đang phát triển mạnh,
đem lại khả năng thích ứng cao và có thế tái sử dụng, cấu hình
lại theo u cầu. Trên thế giới xu hướng sử dụng phần mềm để
định nghĩa phần cứng và thực hiện trên chíp trắng đã được sử
dụng rộng rãi, các thiết bị hiện đại đều sử dụng công nghệ này
thay thế dần công nghệ chíp chun dụng như trước đây.
Việc mềm hóa các phần cứng mang lại nhiều hiệu quả
thiết thực. Giảm thiểu độ rủi ro so với khi thiết kế hoàn toàn
bằng phần cứng. Điều quan trọng là có thể thiết kế một lần và
dùng lại, có phần mềm hỗ trợ mơ phỏng trước khi thực hiện
trên phần cứng. Đó là những lợi ích mà phương pháp thiết kế
mới mang lại.
Một vấn đề quan trọng trong thiết bị thông tin vô tuyến
dựa trên cơng nghệ xử lý tín hiệu số đó là các phương thức điều
chế, giải điều chế tín hiệu cùng với các giải pháp, thuật toán
thực hiện. Với ưu điểm vượt trội của công nghệ FPGA và ngôn
ngữ mô tả phần cứng (VHDL), tôi đã chọn đề tài luận văn là:
“Thiết kế bộ điều chế - giải điều chế QPSK trên FPGA”.
2. Mục đích nghiên cứu
Mục đích của đề tài là nghiên cứu kỹ thuật điều chế và
giải điều chế tín hiệu, ứng dụng thuật tốn xử lý tín hiệu số thiết
kế bộ điều chế tín hiệu QPSK và bộ giải điều chế QPSK trên
cơng nghệ chíp trắng lập trình được (FPGA) sử dụng ngôn ngữ
mô tả phần cứng (VHDL).
Luận văn được chia làm 3 chương:
Chương 1 Tổng quan
Trình bày tổng quan, ngắn gọn về lý thuyết điều chế giải
điều chế tín hiệu, các loại điều chế cơ bản. Nghiên cứu kỹ thuật
điều chế và giải điều chế QPSK, kỹ thuật tổng hợp tần số trực

2

tiếp DDS và thuật toán CORDIC để thiết kế bộ tổng hợp số trực
tiếp DDS.
Chương 2 Thiết kế và thực hiện bộ điều chế và giải điều chế
QPSK trên FPGA
Ứng dụng thuật toán Cordic trong thiết kế bộ tổng hợp
tần số trực tiếp DDS trên FPGA, thực hiện thiết kế bộ điều chế,
giải điều chế QPSK trên FPGA, các mô đun trong thiết kế được
lập trình bằng ngơn ngữ mơ tả phần cứng VHDL. Các kết quả
thiết kế được mô phỏng trên phần mềm ModelSim và thử
nghiệm trên phần cứng.
Chương 3 Kết quả và nhận xét
Thực thi trên phần cứng và so sánh kết quả thực tế với
kết quả mô phỏng.


3

Chương 1 - TỔNG QUAN
1.1 Lý thuyết điều chế và giải điều chế tín hiệu
1.1.1 Các tín hiệu điều chế và sóng mang vơ tuyến
Một khối k bit từ chuỗi an  có thể được biểu diễn
bằng một trong M = 2k trạng thái có thể có của tín hiệu băng
gốc. Các trạng thái của tín hiệu băng gốc và tín hiệu RF cịn có
thể được biểu diễn ở dạng tổng quát hơn dưới dạng các tín
hiệu ui(t) và si(t) tương ứng. Các tín hiệu này khơng nhất thiết
phải khơng thay đổi trong thời gian tồn tại của 1 bit. Điều này
có nghĩa là việc điều chế số đơn giản chỉ là việc xử lý lựa chọn

một trong M = 2k tín hiệu băng gốc hoặc tín hiệu RF có thể có
và gán tín hiệu náy cho một khối k bit.

1.1.2 Điều chế băng gốc
Một tín hiệu NRZ (khơng trở về 0) là tín hiệu ln giữ ở
một giá trị không đổi khác 0 trong suốt thời gian tồn tại của một
bit (Tbit). Ngược lại là một tín hiệu RZ (trở về 0), đó là tín hiệu
chỉ có giá trị khác 0 trong một phần của Tbit, ví dụ Tbit/2 và quay
về 0 trong thời gian cịn lại. Tín hiệu có thể là đơn cực hoặc
lưỡng cực. Nếu đơn cực, một trong hai kí hiệu logic được mơ tả
bởi một điện áp hữu hạn (dương hoặc âm) còn trạng thái kia
bằng 0V. Các tín hiệu lưỡng cực biểu diễn hai kí hiệu logic
bằng các điện áp có chiều phân cực ngược nhau.

1.1.3 Mơ tả tín hiệu RF
Biểu thức:
s(t )  2Ebit / Tbit .a(t ).cos[2 fct   (t )]


4

biểu diễn tín hiệu RF như một hàm thực, trong đó Ebit là năng
lượng được truyền trên mỗi bit. Vì vậy biểu thức 2 Ebit / Tbit là
điện áp trên một điện trở 1. Số hạng a(t) cho biết biên độ là
một hàm của thời gian, fc(t) là tần số sóng mang là một hàm của
thời gian và (t) là pha tức thời. Để đơn giản về kí hiệu, biểu
thức

2 Ebit / Tbit .a(t ) thường được thay thế bởi A(t) hoặc A nếu

a(t) là hằng số; s(t) còn được gọi là tín hiệu thơng dải miễn là bề
rộng băng nhỏ so với tần số sóng mang fc.
Tín hiệu RF cịn được mơ tả dưới dạng các thành phần I và Q
(cùng pha và vng pha). Đó là:
sI (t )  A(t ).cos[ (t )].cos(2 f ct )

và

sQ (t )  A(t ).sin[ (t )].[ sin(2 f ct )]

(1.4)

với s(t )  A(t ).cos[2 f ct   (t )]  sI (t )  sQ (t )
Việc mô tả tín hiệu vơ tuyến chưa điều chế theo kiểu I và Q làm
cho việc nghiên cứu hoạt động của bộ điều chế dễ dàng hơn.
Biên độ của các thành phần I/Q đã được điều chế là các
hàm của thời gian kể cả khi A(t) = A = const hay a(t) = 1, nói
cách khác kể cả khi tín hiệu RF có đường bao khơng đổi. Chúng
cịn có thể được xem như các tín hiệu RF được điều chế biên độ
hai băng biên với sóng mang bị nén. Các tín hiệu dùng để điều
chế là các hàm của cos[ (t )] và  sin[ (t )] .


5

1.2. Các kỹ thuật điều chế, giải điều chế cơ bản
1.2.1. ASK, BPSK, M-QAM, FSK
1.2.2. Tương quan và khoảng cách giữa các tín hiệu
1.2.3. Giải điều chế kết hợp
1.3. Điều chế và giải điều chế QPSK

1.3.1. Điều chế QPSK
* Điều chế QPSK dựa trên DDS
Điều chế PSK là một phương thức hiệu quả nhất để
truyền tín hiệu số. Có thể nói PSK là phương pháp điều chế triệt
sóng mang, do đó băng thơng của tín hiệu PSK nhỏ. Bộ tổ hợp
tần số DDS được cấu thành từ một bộ tích lũy pha mà đầu ra sẽ
là các giá trị pha xác định, sau đó các giá trị này được đưa đến
bộ chuyển đổi pha thành biên độ để tạo ra hàm Sine và Cosine
mong muốn.
* Điều chế QPSK cơ bản
Từ công thức chung miêu tả điều chế M-PSK:
sm t  

2 ES
2 ES
 2

 2

g t cos m  1 cos2f ct  
g t cos m  1 sin 2f ct 
T
T
M

M


ta thấy rằng QPSK là trường hợp riêng của điều chế M-PSK với
M = 4 và được minh họa như Hình 1.4.

6
Bộ lọc RRC g(t)

Chuỗi
dữ liệu vào

cos  2  f c t 

S/P

Lo
90

Sm(t)

0

 sin2f ct 
Bộ lọc RRC g(t)

Hình 1.4. Điều chế QPSK cơ bản

1.3.2. Giải điều chế QPSK
Trong các hệ thống thông tin không dây do máy thu và
máy phát được dùng ở những vị trí độc lập nhau, kết hợp với sự
không đồng nhất của kênh vô tuyến là những yếu tố trên gây
nên độ lệch tần số và độ lệch pha giữa tần số dao động nội và
tần số sóng mang, cho nên máy thu phải bắt và bám theo tín

hiệu sóng mang đầu vào.
Trong một vài ứng dụng để cải tiến các hệ thống thông
tin máy phát khơng gửi tín hiệu lái (pilot), và tại máy thu sẽ
trích tín hiệu sóng mang từ tín hiệu thu được. Các phương thức
thường được sử dụng nhất là: Mth power loop và Costas loop.
Mth power loop [1] có nhược điểm lớn là khó thực hiện
với hệ thống yêu cầu tần số lớn. Cho nên, phương pháp sử dụng
trực tiếp sóng mang của costas loop có ứng dụng rộng rãi hơn
trong thực tế.
Costas loop [7] là một dạng vòng lặp kín và tự động bám
theo hệ thống, nó có thể được dùng để bám theo pha tín hiệu
đầu vào. Phase-Locked-Loop (PLL) có ứng dụng rộng rãi vì khả


7

năng bám rất tốt của nó trong dải hẹp, đặc điểm này có ý nghĩa
rất lớn trong việc thiết kế điện tử.
* Khơi phục sóng mang bằng vịng lặp Costas (Costas loop):
Một kiểu khơi phục sóng mang phổ biến là vịng lặp
Costas. Vịng lặp Costas khơi phục sóng mang cho QPSK như
trong Hình 1.7.
I t cos   Qt sin  

I t  cos2f ct     Qt sin 2f ct   

LPF



   




2 cos  2  f c t   



r t 

I t Qt  cos   sin 

LPF

VCO

2

 I t 

Limiter

2 sin 



I t Qt cos  sin 



 2 sin  2  f c t   



+



LPF

 Qt 

Limiter


 I t sin    Qt cos 

   

Hình 1.7. Sơ đồ khơi phục sóng mang cho QPSK

Ban đầu VCO tạo ra một tín hiệu có tần số gần với tần số


sóng mang fc và pha ban đầu nào đó  . Các bộ nhân trong các
kênh I và Q tạo ra thành phần 2fc và thành phần một chiều. Các
bộ lọc thông thấp làm suy giảm thành phần có tần số 2fc và khi
đó các đầu ra của chúng tỷ lệ với các thành phần
I t cos   Qt sin  hoặc  I t cos   Qt sin  , sau đó tín hiệu
được đưa vào các bộ giới hạn. Các bộ giới hạn lưỡng cực được

sử dụng để điều khiển biên độ của tín hiệu 2 kênh với mục đích
giữ vững cân bằng cho 2 nhánh đồng pha và vuông pha.


8

1.3.3 Tổng hợp tần số trực tiếp DDS
Sơ đồ khối tổng quát của một bộ tổ hợp tần số theo
phương pháp DDS, hay còn gọi là bộ tổng hợp số trực tiếp
(DDS - Direct Digital Synthesizer) như (Hình 1.8).

Tích luỹ pha
Từ điều
khiển tần số
clk

+

+
clk

sin
Bảng
Lookup
sin/cosin
cos

Từ điều
khiển pha

Hình 1.8. Sơ đồ khối NCO cơ bản

NCO tạo ra dạng sóng mang hình Sine hay Cosine bằng
cách tích luỹ pha tại một tốc độ nhất định và sau đó sử dụng giá
trị pha này làm địa chỉ cho bảng ROM chứa các giá trị biên độ
hình Sine. Vì thế về bản chất NCO là sự lấy mẫu dạng sóng
Sine tại sườn dương hoặc sườn âm của clock chuẩn.

1.3.4. Thuật toán CORDIC
CORDIC được đưa ra lần đầu tiên vào năm 1959 bởi
Jack E.Volder, đây là một thuật tốn đơn giản và hiệu quả để
tính tốn các hàm toán học và các hàm lượng giác. Một trong
các ứng dụng của nó là tính tốn các hàm Sin và Cosin trong kỹ
thuật tổng hợp tần số số trực tiếp DDS.


9

Chương 2 - THIẾT KẾ BỘ ĐIỀU CHẾ VÀ
GIẢI ĐIỀU CHẾ QPSK TRÊN FPGA
2.1. Lựa chọn công nghệ FPGA
Trong những năm qua, các cơng nghệ FPGA, DSP, ARM
và máy tính ra đời, phát triển và đi vào ứng dụng thực tế nhanh
chóng. Mỗi loại đều có những ưu và nhược điểm riêng so với
các loại khác như khả năng tái cấu hình, tốc độ xử lý, cơng suất
tiêu thụ hay các bộ xử lý toán học phức tạp. Đối với FPGA khả
năng linh hoạt trong thay đổi cấu hình, can thiệp sâu vào lớp vật
lý và khả năng xử lý song song.
FPGA có ưu điểm vượt trội hơn là nhờ khả năng xử lý
song song nên với cùng một bài tốn xử lý thì chỉ cần một IC có

tốc độ xung nhịp thấp cũng có thế xử lý các bài tốn điều chế
trong khi các dịng DSP, ARM cần có tốc độ làm việc cao hơn
nhiều lần. Vì lý do này nên việc chọn linh kiện có tốc độ khơng
cần q cao cho bài tốn thiết kế, từ đó kiểu chân IC FPGA
cũng dễ dàng hơn cho thiết kế mạnh in và phù hợp với thực tế
chế tạo hiện tại ở Việt Nam. Chỉ cần chip FPGA có tốc độ clock
300Mhz (XC3S500EVQ100) là có thể đủ năng lực để thiết kế
phần số của máy thu phát với trung tần lên đến khoảng 60Mhz
và băng thông tương ứng 8Mhz. Trong khi đó nếu giải quyết bài
tốn này bằng DSP thì phải cần bộ xử lý có tốc độ 1GHz và nếu
dùng ARM hoặc máy tính thì tốc độ chip phải lớn hơn nữa.
Một ưu điểm của FPGA nữa là khả năng can thiệp sâu
vào phần cứng. Trong thiết kế các mạch số ở phần thu chúng ta
gặp rất nhiều bài toán thực tế như xử lý loại bỏ nhiễu, quyết
định ngưỡng, chống Jitter, mạch trễ… nếu không can thiệp sâu


10

vào phần cứng thì sự tối ưu của bộ giải điều chế sẽ giảm đi, từ
đó ảnh hưởng đến độ nhạy của máy thu.
Việc lựa chọn phần cứng nào cho việc thực hiện thiết kế
còn một phần được quyết định bởi mơi trường phát triển phần
mềm hỗ trợ trên nó, từ cách thức lập trình, ngơn ngữ, thư viện,
các hệ thống công cụ hỗ trợ đi kèm. Môi trường phát triển phần
mềm này sẽ cho phép tận dụng được nhiều trí tuệ hơn, khơng
những nâng cao chất lượng mà cịn rút ngắn thời gian đưa sản
phẩm ra thị trường. Nó còn là khâu quyết định nâng cao mở
rộng khả năng của máy vô tuyến.
Xilinx ISE (Integrated Software Environment) là một bộ

phần mềm thiết kế của Xilinx , cho phép ta thực hiện các hệ
thống nhúng của Xilinx từ khâu thiết kế ban đầu (thông qua
VHDL, Verilog HDL, ABEL hoặc là vẽ Schematic) cho đến
khâu cuối cùng là nạp thiết kế của mình lên FPGA. Xilinx ISE
cịn hỗ trợ mơ phỏng các file HDL để kiểm tra xem hệ thống có
hoạt động đúng như yêu cầu cần thiết kế hay không. Ngồi ra,
Xilinx ISE cịn có thể kết hợp với phần mềm ModelSim của
hãng Mentor Graphic hoặc phần mềm System Generator của
Xilinx để thực thi những tác vụ mô phỏng viết bằng ngơn ngữ
VHDL.
Tóm lại, luận văn sử dụng ngơn ngữ mô tả phần cứng
VHDL và công cụ thiết kế ISE của hãng Xilinx để thiết kế bộ
điều chế QPSK và giải điều chế QPSK trên công nghệ FPGA.


11

2.2. Ứng dụng thuật tốn CORDIC thiết kế và mơ
phỏng NCO
2.2.1. Nguyên lý và sơ đồ khối
MSB1
MSB2
2
Bé tÝch luü pha O(n)

N

Bï pha

N-2

CORDIC

M Khơng có M + 1
dấu thành
có dấu

/2

2

0
/2

0

St(n)
N-2

0

MSB2

MSB1

Hình 2.1. Nguyên lý và sơ đồ khối DDS

2.2.2. Thiết kế các khối chức năng
Sơ đồ khối thiết kế cụ thể của DDS như Hình 2.2.

Hình 2.2. Sơ đồ khối khối tổng thể DDS

1
0


12

2.2.3 Mơ phỏng thiết kế DDS

Hình 2.11. Mơ phỏng hàm Sin và Cosin do DDS tạo ra

2.3. Thực hiện và mô phỏng bộ điều chế QPSK
2.3.1. Nguyên lý và sơ đồ khối bộ điều chế QPSK
Sơ đồ khối thiết kế được minh họa trên Hình 2.12.
I

Bộ lọc RRC g(t)

I.g(t)
12 bit

Chuỗi dữ liệu vào

Cosine()
12 bit

S/P

DDS

Sine()
12 bit
Q

Bộ lọc RRC g(t)

Q.g(t)
12 bit

Hình 2.12. Điều chế QPSK số

Tín hiệu đã điều chế
QPSK (12 bit)


13

2.3.2. Tăng tốc độ lấy mẫu tín hiệu
I

Bộ lọc RRC g(t)

12 bit

CIC tăng R lần

12 bit

1. 024 Mbps
Dữ liệu vào

2. 048 Mbps

I.g(t)

Cosine

clk

Tín hiệu
QPSK ( 12 bit )

12bit

Clks
(R*clk)

S/P

NCO
Sine

clk

12bit

Q

Bộ lọc RRC g(t)

1. 024 Mbps

Q.g(t)

12 bit

CIC tăng R lần

12 bit

Hình 2.15 Sơ đồ khối điều chế QPSK ứng dụng kỹ thuật xử lý đa
tốc độ

2.3.3. Mã hóa vi sai
2.3.4. Sơ đồ khối chi tiết bộ điều chế QPSK

Prbs
Generator

Map Symbol

RRC Filter
Interpolation
8 time

CIC Filter
Interpolation
8 time

Clk8x1024 Khz

Clk1024 Khz

Mixer

Clock Generator

QPSK
Signal

Sine

Differential
Coder

Cosine

Serial to
Parallel
Converter

prbs

Data

NCO

Cllk2048 Khz
Clk2.048 Mhz

DUC

Hình 2.18. Sơ đồ khối bộ điều chế QPSK trên FPGA

Chuỗi dữ liệu nối tiếp tốc độ 2.048 MHz được biến đổi
thành dữ liệu song song I và Q tốc độ 1.024 Msps, mã hóa Vi
sai , dữ liệu đã được mã hóa vi sai được đưa vào khối ánh xạ
symbol để chuyển đổi cực tính dữ liệu và ánh xạ các symbol lên


14

giản đồ vector, hai kênh I và Q đã được ánh xạ lên giản đồ
vector được đưa vào bộ lọc băng gốc RRC, bộ lọc này được
thiết kế theo cấu trúc của bộ lọc FIR và nhúng thêm một bộ lọc
tăng mẫu lên 8 lần tốc độ dữ liệu đầu vào. Các symbol I và Q
sau bộ lọc RRC được đưa vào khối chuyển đổi lên tần số trung
tần (DUC – Digital Up Converter). Bộ DUC có chức năng
chuyển dịch phổ tín hiệu băng tần cơ sở lên tần số trung tần IF,
để có thể nâng lên tần số IF, symbol I và Q từ bộ lọc RRC cần
phải được tăng mẫu lên cùng tần số lấy mẫu với bộ dao động
NCO, việc này được thực hiện với bộ lọc tăng mẫu CIC. Theo
thiết kế thì bộ DUC hoạt động ở tần số fs, do đó bộ lọc CIC
được thiết kế để tăng mẫu lên 8 lần. Toàn bộ hệ thống hoạt động
bởi các xung nhịp do khối tạo clock (ClkGenerator) tạo ra từ
một xung nhịp chuẩn đầu vào là bộ dao động thạch anh 16.384
MHz. Ngoài ra, để thuận lợi cho việc mô phỏng, một bộ tạo dữ
liệu giả ngẫu nhiên được đưa vào để tạo ra dữ liệu giả ngẫu
nhiên thay cho dữ liệu thực tế.

2.3.5. Mô phỏng thiết kế bộ điều chế QPSK

Bộ điều chế QPSK trên FPGA được lập trình trên ngơn
ngữ mơ tả phần cứng VHDL, Hình 2.20 đây minh họa kết quả
mơ phỏng bằng phần mềm mô phỏng ModelSim.


15
Dữ liệu kênh I
RRC kênh I
CIC kênh I
Dữ liệu kênh Q
RRC kênh Q
CIC kênh Q

Hình 2.20 Dạng symbol sau khi được lọc RRC và CIC

Hình vẽ trên mơ tả dữ liệu I và Q sau bộ mã hóa visai
được đưa vào bộ lọc RRC và sau đó dữ liệu đã được lọc RRC
được tăng mẫu lên 8 lần bằng bộ lọc CIC.

Tín hiệu
QPSK

Dữ liệu IQ

Sóng mang
điều chế IF

Tín hiệu QPSK

Hình 2.21 Tín hiệu QPSK tại tần số trung tần IF = 8.192 MHz.

16

2.4. Thực hiện và mô phỏng bộ giải điều chế QPSK
2.4.1. Nguyên lý và Sơ đồ khối giải điều chế QPSK
I

DDC_I

slicer

DPLL
Clk_bit

QPSK signal

Matched
Filter

Mul Complex

DDC

IF

Digital Down Converter

Differential
decoder

Parallel to Data
Serial
Converter

slicer

Sin

Cosin

Sin_IF

Cosin_IF

NCO

I_bit

Q_bit

Q

DDC_Q

Adder

NCO

filter Loop

Phase_Error

Recovery carrier Costas Loop

Recovery Timing & Ori Data

Hình 2.22 Sơ đồ khối giải điều chế QPSK cải tiến

2.4.2. Thiết kế và mô phỏng các khối chức năng

Tín hiệu QPSK

Tín hiệu sau bộ
nhân
Tín hiệu sau CIC
và FIR

Hình 2.28. Mơ phỏng khối dịch tần xuống DDC


17

Sóng mang phát
Sóng mang khơi phục

Symbol phát
Symbol khơi phục

Sóng mang chưa được khơi phục

Sóng mang đã được khơi phục

Hình 2.33 Mơ phỏng khơi phục sóng mang

Sóng mang phát
Sóng mang khơi phục

Symbol phát
Symbol khơi phục

Hình 2.34 Mơ phỏng sóng mang và dữ liệu chưa được khôi phục


18

Sóng mang phát
Sóng mang khơi phục
Symbol phát

Symbol khơi phục

Hình 2.35 Mơ phỏng sóng mang và dữ liệu đã được khơi phục

Symbol khôi phục

Symbol khôi phục sau bộ lọc
Matched

Dữ liệu khôi phục

Clock khơi phục

Phát hiện sườn

Hình 2.44 Mơ phỏng khối khơi phục định thời


19

Chương 3 - KẾT QUẢ VÀ NHẬN XÉT
3.1. Sơ đồ khối và thiết kế phần cứng
3.1.1. Sơ đồ khối phần cứng thử nghiệm
D/A
RJ45

Biến áp
luồng
E1

IC Giao tiếp
luồng E1
(DS21348T)

FPGA thực
hiện QPSK
(XC3S500E)
A/D

Hình 3.1. Sơ đồ khối phần cứng

Trong sơ đồ trên, phần cứng được thiết kế cả tuyến thu
và phát trên cùng một bảng mạch. Đầu vào cổng RJ45 giao diện
luồng E1, dữ liệu HDB3 được chuyển đổi thành chuỗi bít tốc độ
2.048 Mbps bởi khối giao tiếp luồng để đưa vào điều chế
QPSK. Tín hiệu QPSK đã được điều chế dạng số ở tần số trung
tần được đưa qua IC biến đổi D/A thành tín hiệu tương tự. Tín
hiệu phát được nối với đầu thu, tín hiệu này được chuyển đổi
thành tín hiệu số bởi bộ chuyển đổi A/D để đưa vào giải điều
chế QPSK, dữ liệu giải điều chế được đưa qua khối giao tiếp
luồng chuyển thành dạng tính hiệu băng gốc HDB3 tốc độ E1
và đưa ra đầu nối RJ45.


20

3.1.2 Sơ đồ mạch nguyên lý
3.2. Kết quả thử nghiệm trên phần cứng
3.2.1 Đo bằng máy đo lỗi bít
Sau khi thiết kế phần cứng, viết phần mềm và chuẩn bị
linh kiện, bảng mạch được lắp ráp, nạp phần mềm và hiệu
chỉnh. Hình 3.5 mơ tả bảng mạch phần cứng sau khi đã thiết kế
và lắp ráp.

Hình 3.5 Bảng mạch thu, phát tín hiệu QPSK

Mơ hình kiểm tra được mơ tả trên Hình 3.6. Tuyến phát
nhận luồng dữ liệu E1 phát luồng bit ngẫu nhiên từ máy đo
luồng E1. Luồng bit tốc độ 2,048kbps được điều chế và đưa ra
đầu ra trung tần 8,192 MHz. Trên đầu nối của tuyến phát và đầu
vào tuyến thu được đấu vòng. Tuyến thu lấy mẫu trung tần, hạ

tần và giải điều chế tín hiệu. Đầu ra của tuyến thu là tín hiệu
luồng E1 được đưa về máy đo kiểm tra luồng E1, nếu luồng dữ


21

liệu đưa về giống luồng bit máy đo đã phát đi thì máy đo báo
thu tốt.

Tuyến phát
Máy đo
luồng E1

Tín hiệu trung
tần 8MHz đấu
vịng từ phát
sang thu

Tuyến thu

Hình 3.6 Mơ hình thử nghiệm bảng mạch thu phát QPSK

Hình 3.7 Thực hành đánh giá bảng mạch thu tín hiệu QPSK

Trên Hình 3.7 chúng ta thấy thiết bị đo luồng E1 đã báo
luồng dữ liệu thu về đúng như luồng dữ liệu phát đi. Như vậy
bảng mạch sau khi lắp ráp đồng chỉnh đã hoạt động đúng theo
thiết kế.

22

3.2.2 Máy hiện sóng tín hiệu đầu ra điều chế

Hình 3.8 Dạng sóng tín hiệu đã điều chế QPSK

Tín hiệu sau khi điều chế số được đưa qua bộ biến đổi
D/A và kết quả là trung tần đã điều chế. Tín hiệu này nối vào
máy hiện sóng, trên máy hiện sóng là dạng tín hiệu tương tự đã
điều chế QPSK.


23

3.2.3 Phổ tín hiệu đã điều chế

Hình 3.9 Phổ tín hiệu đã điều chế QPSK

3.3. Nhận xét kết quả nghiên cứu, tính ứng dụng khả thi
Trong q trình nghiên cứu, luận văn đã áp dụng các lý
thuyết về điều chế và giải điều chế QPSK kinh điển cũng như
cải tiến để thiết kế các khối của bộ điều chế, thực tế các tài liệu
khơng trình bày chi tiết tồn bộ mà chỉ trình bày các khía cạnh
khác nhau của bộ điều chế số này. Luận văn đã tham khảo các
tài liệu khác nhau, xây dựng các khối dựa trên tham khảo các
tài liệu khác nhau, mỗi khối có khi có nhiều cánh thực hiện,
luận văn đã chọn cách tối ưu với thiết kế trên FPGA để thực
hiện. kết quả mô phỏng và kết quả thực ngiệm trên thực tế có sự
trùng khớp, cho thấy lý thuyết về điều chế số được áp dụng trên
PFGA là đúng đắn, phát huy được khả ăng sử lý số tín hiệu của

cấu trúc FPGA.