Thiết kế bộ nhân vedic 16x16 sử dụng bộ cộng SQR brent kung và modified kogge stone

CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI
TRƯỜNG ĐẠI HỌC BÁCH KHOA – ĐHQG - HCM
Cán bộ hướng dẫn khoa học: TS. TRẦN HOÀNG LINH
Cán bộ chấm nhận xét 1: TS. Bùi Trọng Tú
Cán bộ chấm nhận xét 2: TS. Nguyễn Minh Sơn
Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp. HCM
ngày 05 tháng 07 năm 2019
Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm:
(Ghi rõ họ, tên, học hàm, học vị của Hội đồng chấm bảo vệ luận văn thạc sĩ)
1. PGS. TS. Hoàng Trang
2. TS. Bùi Trọng Tú
3. TS. Nguyễn Minh Sơn
4. TS. Trương Quang Vinh
5. TS. Nguyễn Lý Thiên Trường

Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên
ngành sau khi luận văn đã được sửa chữa (nếu có).
CHỦ TỊCH HỘI ĐỒNG

TRƯỞNG KHOA


ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH CỘNG HỊA XÃ HỘI CHỦ NGHĨA VIỆT NAM
TRƯỜNG ĐẠI HỌC BÁCH KHOA
Độc lập – Tự do – Hạnh phúc
-----✩-----

-----✩-----

NHIỆM VỤ LUẬN VĂN THẠC SĨ

I.

Họ tên học viên: NGUYỄN MẠNH TUẤN

MSSV: 1670364

Ngày, tháng, năm sinh: 24/11/1987

Nơi sinh: Hải Dương

Chuyên ngành: KỸ THUẬT ĐIỆN TỬ

Mã số: 60.52.02.03

TÊN ĐỀ TÀI: Thiết kế bộ nhân Vedic 16x16 sử dụng bộ cộng SQR Brent Kung và
Modified Kogge-Stone
AI. NHIỆM VỤ VÀ NỘI DUNG:
 Nghiên cứu các phương pháp cộng đã và đang sử dụng
 Nghiên cứu bộ nhân Vedic, thiết kế bộ nhân Vedic sử dụng các bộ cộng song song

mới mô phỏng kết quả bằng ModelSim
 Nghiên cứu, thiết kế sơ đồ sơ đồ nhân Vedic bằng Virtuoso tool dựa trên các bộ

cộng khác nhau và cải tiến các bộ cộng, tính tốn độ trễ, cơng suất tìm ra bộ nhân tối
ưu nhất
III. NGÀY GIAO NHIỆN VỤ: .11/02/2019
IV. NGÀY HOÀN THÀNH NHIỆM VỤ: 02/06/2019
V. CÁN BỘ HƯỚNG DẪN: Tiến Sỹ Trần Hoàng Linh

Tp.HCM, ngày....….. tháng…… năm 2019

CHỦ NHIỆM BỘ MÔN
CÁN BỘ HƯỚNG DẪN

TRƯỞNG KHOA


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

LỜI CÁM ƠN
Trước hết, tôi muốn gửi lời cám ơn chân thành với TS. Trần Hồng Linh người ân
cần và nhiệt tình hướng dẫn và giúp đỡ tơi trong q trính thực hiện Luận văn tốt nghiệp
này. Thầy không những đã định hướng cho tơi ý tưởng giải quyết các khó khăn gặp phải
mà cịn dành nhiều thời gian để giúp tơi có thể hồn thành được luận văn đúng thời hạn.
Tơi cũng muốn cám ơn các thầy cô trong Hội Đồng Luận Văn đã dành thời gian để
đọc báo cáo về đề tài của tơi đồng thời góp thêm ý kiến để luận văn của tơi hồn thiện
hơn.
Cuối cùng, tơi muốn cám ơn gia đình và bạn bè đã tạo điều kiện tốt nhất để tơi có thể
hồn thành tốt Đề tài luận văn này
TÁC GIẢ

Nguyễn Mạnh Tuấn


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

TĨM TẮT LUẬN VĂN

Luận văn này trình bày một phương pháp cải tiến phép nhân Vedic dựa trên
việc sử dụng các bộ cộng thành phần đang được phát triển (Modified Kogge Stone và
Brent Kung). Kết quả nhận được phương pháp nhân mới, sẽ được so sánh với phép
nhân sử dụng các bộ cộng truyền thống (Ripple Carry Adder, Carry Save Adder) về
phương diện độ trễ, đưa ra bộ nhân Vedic có sự tối ưu về mặt tốc độ. Sau đó bằng
việc sử dụng các phương pháp thiết kế cổng logic mới (new XOR-XNOR gate) ta sẽ
áp dụng trên bộ nhân có tốc độ tốt nhất nhằm làm giảm cơng suất xuống mức có thể
chấp nhận được.
This dissertation presents a method to improve Vedic multiplication based on
the use of the adder components that are being developed (Modified Kogge Stone and
Brent Kung). The results of obtaining a new multiplication method that will be
compared with multiplication using traditional adders (Ripple Carry Adder, Carry
Save Adder) in delay, giving the Vedic multiplier with speed optimization. Then by
using the new logic gate design methods (new XOR-XNOR gate), we will apply on
the best speed multiplication to reduce the power down to an acceptable level.


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

MỤC LỤC
CHƯƠNG 1 MỞ ĐẦU............................................................................................................... 1
1.1 LÝ DO CHỌN ĐỀ TÀI............................................................................................................ 1
1.2 TÌNH HÌNH NGHIÊN CỨU..................................................................................................... 3
1.3 NHIỆM VỤ LUẬN VĂN......................................................................................................... 3
CHƯƠNG 2 CƠ SỞ LÝ THUYẾT........................................................................................ 5
2.1 BỘ NHÂN VEDIC................................................................................................................... 5
2.2 CÁC CHỈ SỐ CẦN ĐO............................................................................................................ 8
2.2.1 Độ trễ............................................................................................................................ 8

2.2.2 Công suất..................................................................................................................... 9
CHƯƠNG 3 THIẾT KẾ CHỨC NĂNG VÀ THIẾT KẾ LOGIC............................ 11
3.1 CÁC BỘ CỘNG ĐƯỢC SỬ DỤNG THIẾT KẾ CÁC BỘ NHÂN VEDIC................................ 11
3.1.1 Thiết kế 1: sử dụng Ripple Carry Adder(RCA)............................................... 11
3.1.2 Thiết kế 2: sử dụng Carry Save Adder............................................................... 12
3.1.3 Thiết kế 3: sử dụng Bren Kung Adder................................................................ 13
3.1.4 Thiết kế 4: sử dụng Kogge Stone........................................................................ 16
3.1.5 Thiết kế 5: sử dụng Modified Kogge Stone Adder.......................................... 18
3.1.6 Thiết kế 6: sử dụng Modified Kogge Stone Adder và Regular Square
Root Brent Kung Carry Select Adder........................................................................... 19
3.2 QUY TRÌNH THIẾT KẾ BỘ NHÂN VEDIC 16X16............................................................. 20
3.3 THIẾT KẾ CÁC BỘ NHÂN SỬ DỤNG: NEW EXOR, XNOR GATE, VÀ BỘ CỘNG
FULL ADDER SỬ DỤNG NEW EXOR,

ENOR GATE.......................................................... 25

CHƯƠNG 4 KẾT QUẢ THỰC HIỆN SCHEMATIC VÀ ĐO ĐẠC THÔNG
SỐ................................................................................................................................................... 27
4.1 CÁC BỘ NHÂN ĐƯỢC THIẾT KẾ TỪ CÁC BỘ CỘNG........................................................ 27
4.1.1 Bộ nhân Vedic 2x2.................................................................................................. 27
4.1.2 Bộ nhân Vedic 4x4.................................................................................................. 28


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

4.1.3 Bộ nhân Vedic 8x8.................................................................................................. 28
4.1.4 Bộ nhân Vedic 16x16.............................................................................................. 29
4.2 MƠ HÌNH NEW EXOR, XNOR GATE, VÀ BỘ CỘNG FULL ADDER SỬ DỤNG NEW

EXOR, ENOR GATE.............................................................................................................. 32
4.3 CÔNG SUẤT VÀ ĐỘ TRỄ CỦA BỘ NHÂN VEDIC VỚI CÁC BỘ CỘNG KHÁC NHAU VÀ
CỔNG NEW XOR...................................................................................................................... 33

4.3.1 Mơ phỏng dạng sóng ngõ ra................................................................................. 33
4.3.2 Công suất và độ trễ của các phương pháp khác nhau..................................... 41
CHƯƠNG 5 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN............................................... 42
5.1 KẾT LUẬN........................................................................................................................... 42
5.2 ĐỀ NGHỊ HƯỚNG PHÁT TRIỂN ĐỀ TÀI............................................................................. 42


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

DANH MỤC HÌNH ẢNH
Hình 1.1 So sánh tốc độ các phương pháp nhân................................................. 2
Hình 1.2 Một số cơng trình nghiên cứu nhân Vedic trên thế giới...................3
Hình 2.1- Alternative way of multiplication by Urdhva tiryakbhyam Sutra.
6
Hình 2.2- Hardware Realization of 2x2 block..................................................... 6
Hình 2.3- 16x16 bits Vedic multiplier.................................................................... 8
Hình 2.4- Định nghĩa trễ truyền.............................................................................. 9
Hình 3.1 Architecture of 8 bits Ripple Carry Adder (RCA)............................ 11
Hình 3.2- 8 bits Ripple Cary Adder(RCA).......................................................... 12
Hình 3.3- Full Adder................................................................................................ 12
Hình 3.4- Architecture of Carry Save Adder...................................................... 13
Hình 3.6 Carry Network......................................................................................... 14
Hình 3.7- Architecture of of 8-Bits Brent Kung Adder..................................... 15
Hình 3.8- 8-Bits Brent Kung Adder...................................................................... 15

Hình 3.9- Architecture of the 8 Bit KoggeStone Adder.................................... 16
Hình 3.10- 8-Bits 8 Bit KoggeStone Adder-p1.................................................. 17
Hình 3.11- 8-Bits 8 Bit KoggeStone Adder-p2................................................... 17
Hình 3.12- Architecture of the 8 Modified Kogge Stone Adder.....................18
Hình 3.13- 8 Modified Kogge Stone Adder........................................................ 19
Hình 3.14- Architecture of l6-bit Regular Square Root BK CSA.................. 20
Hình 3.15-l6-bit Regular Square Root BK CSA................................................ 20
Hình 3.16- Schematic bộ nhân Vedic 2x2........................................................... 21
Hình 3.17 Half adder

Hình 3.18 Truth Table for half adder......21

Hình 3.19: kết quả mô phỏng test bench bộ nhân Vedic 2x2..........................22
Hình 3.20: Schematic bộ nhân 4x4...................................................................... 22
Hình 3.21: kết quả mơ phỏng test bench bộ nhân Vedic 4x4..........................23
Hình 3.22: Schematic bộ nhân 8x8...................................................................... 23
Hình 3.23: kết quả mơ phỏng test bench bộ nhân Vedic 8x8..........................24
Hình 3.24: Schematic bộ nhân 16x16.................................................................. 24


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 3.25: kết quả mơ phỏng test bench bộ nhân Vedic 16x16.....................25
Hình 3.26- new XOR-XNOR gate......................................................................... 25
Hình 3.27- new full adder sử dụngXOR-XNOR gate....................................... 26
Hình 4.1-Schematic Vedic 2x2............................................................................... 27
Hình 4.2-Schematic Vedic 4x4............................................................................... 28
Hình 4.3-Schematic Vedic 8x8............................................................................... 28

Hình 4.4-Schematic Vedic 16x16.......................................................................... 29
Hình 4.5-Schematic 8 bits Carry Save Adder.................................................... 29
Hình 4.6-Schematic 8 bits Ripple Carry Adder................................................. 30
Hình 4.7-Schematic 24 bits Modified Kogge Stone.......................................... 30
Hình 4.8-Schematic 24 bits Regular SQRT BK CSA........................................ 31
Hình 4.9-Schematic 16 bits Regular SQRT BK CSA........................................ 31
Hình 4.10- Schematic new_XOR........................................................................... 32
Hình 4.11-New full_adder_22T............................................................................. 32
Hình 4.12-thơng số thiết lập cho dạng sóng ngõ vào...................................... 34
Hình 4.13-mơ hình dạng sóng ngõ vào............................................................... 34
Hình 4.14-sóng ngõ vào nguồn 1.......................................................................... 35
Hình 4.15-sóng ngõ vào nguồn 2.......................................................................... 36
Hình 4.16-mơ hình mơ phỏng đo thơng số thiết kế........................................... 37
Hình 4.17-sóng ngõ ra............................................................................................ 39
Hình 4.18-cơng suất của bộ nhân Vedic Carry Save Adder với bộ
full_adder cải tiến.................................................................................................... 40
Hình 4.19-độ trễ của bộ Vedic16x16 Modified Koggstone với cổng XOR
cải tiến......................................................................................................................... 40
Luận văn thạc sĩ
GVHD: TS. Trần Hoàng Linh

DANH SÁCH BẢNG
Bảng 4.1 chu kì và độ rộng xung của các nguồn dc dùng mô phỏng ………………33
Bảng 4.2- kết quả mô phỏng phép nhân…………………………………………………39


Bảng 4.3- kết quả mô phỏng công suất và độ trễ các bộ nhân ………………………41

DANH SÁCH TỪ VIẾT TẮT
FA

HA
RCA
BK CSA
SQRT BK CSA

Full Adder
half adder
Ripple Carry Adder
Brent Kung Carry Select Adder
SQuare RooT Brent Kung Carry Select Adder


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

CHƯƠNG 1 MỞ ĐẦU

1.1 Lý do chọn đề tài
Công nghệ thiết kế vi mạch (VLSI) ngày nay đang được cải tiến liên tục, các
thiết bị công nghệ mới ra đời ngày càng thân thiện và đáp ứng nhu cầu của người
dùng. Tăng tốc độ xử lí là nhu cầu cấp thiết đầu tiên đảm bảo các hệ thống đáp ứng
một cách nhanh nhất yêu cầu của người sử dụng trong các lĩnh vực đời sống, công
nghệ thông tin cũng như trong công nghiệp. Thứ hai, vấn đề tiết kiệm năng lượng ngày
nay luôn được xem là một vấn đề lớn trong bất kì sản phẩm thiết bị cầm tay nào
(handset). Đó cũng là một trong những tiêu chí hàng đầu trong quyết định lựa chọn
sản phẩm của khách hàng. Tuy nhiên, với công nghệ pin ở thời điểm hiện tại, các nhà
sản xuất sản phẩm chỉ có thể tăng dung lượng pin bằng cách tăng kích cỡ của pin,
đồng nghĩa với việc giá thành sẽ tăng theo. Trong các sản phẩm này, SoC được xem
là một trong những thành phần tiêu thụ năng lượng chính. Do vậy, tối ưu hóa được

dịng năng lượng của chip đồng nghĩa với việc tăng thời lượng pin sử dụng của sản
phẩm. Đây là một trong những vấn đề hàng đầu mà các nhà thiết kế ASIC (SoC) phải
giải quyết.
Có rất nhiều phương pháp được đưa ra, nhưng để giải quyết được triệt để các
nhà nghiên cứu đã tiến hành nâng cấp tốc độ các thiết bị từ các đơn vị cơ bản nhất
của các bộ xử lí: Các bộ nhân - khối cấu trúc cơ bản cho các đơn vị logic số học. Một
số phương pháp cải tiến được kể đến như: Traditional Pen and Paper, Booth and
Vedic. Tốc độ tính tốn của các phương pháp nhân được thể hiện trong biểu đồ phía
dưới [1]

1


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 1.1 So sánh tốc độ các phương pháp nhân
Như biểu đồ so sánh trên ta thấy phương pháp nhân Vedic là phương pháp
nhân có được hiệu quả nhanh nhất và hiện nay, trên thế giới cũng được các nhà
nghiên cứu sử dụng nhiều nhất. Cùng với đó là các nghiên cứu về cải tiến sao cho bộ
nhân ngày càng có tốc độ tính tốn nhanh hơn. Luận văn này trình bày về việc thực
hiện một giải thuật trong việc thực hiện phép nhân Vedic 16x16 bits sử dụng TSMC
45nm. Bên cạnh đó chúng ta sẽ đi vào nghiên cứu các giải pháp mới với các cổng
logic cải tiến nhằm đưa đến một phương pháp tối ưu cả về công suất lẫn độ trễ đảm
bảo cho các thiết bị ứng dụng có hiệu suất hoạt động tốt nhất

2

Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

1.2 Tình hình nghiên cứu
Trên thế giới bộ nhân Vedic luôn được cải tiến cùng với việc cải tiến không
ngừng của bộ cộng, ta có thể khảo sát một số bài báo trong lĩnh vực này dưới đây
Tác giả

Tên bài báo

năm

Shauvik Panda, Dr. Alpana
Agarwal

A New High Speed 16x16 Vedic Multiplier

5/5/18

K.Vinitha

DESIGN OF AN MAC UNIT USING 16*16 VEDIC MULTIPLIER BASED ON
QUANTUM-DOT CELLULAR AUTOMATA

6/6/17

Dasari Rudrama

Design of an Efficient 16 Bit Vedic Multiplier Using Carry Select Adder with Brent

Kung Adder

30/9/16

G.Challa Ram, D.Sudha Rani,
Y.Rama Lakshmanna,K.Bala
Sindhur

Area Efficient Modified Vedic Multiplier

8/4/16

Aravind E Vijayan ; Arlene John ;
Deepak Sen

Efficient implementation of 8-bit vedic multipliers for image processing application

26/1/15

Yeshwant Deodhe ; Sandeep
Kakde ; Rushikesh Deshmukh

Design and Implementation of 8-Bit Vedic Multiplier Using CMOS Logic

9/10/14

Y Bhavani Prasad ; Ganesh
Chokkakula ; P Srikanth Reddy ;
N. R. Samhitha

Design of low power and high speed modified carry select adder for 16 bit Vedic
Multiplier

28/2/14

J. Vinoth Kumar ; C. Kumar
Charlie Paul

Design of modified vedic multiplier and FPGA implementation in multilevel 2dDWT for image processing applications

12/1/14

U.C.S Pavan Kumar ; A Saiprasad
Goud ; A. Radhika

FPGA implementation of high speed 8-bit Vedic multiplier using barrel shifter

18/6/13

Devika Jaina ; Kabiraj
Sethi ; Rutuparna Panda

Vedic Mathematics Based Multiply Accumulate Unit

12/29/11

Hình 1.2 Một số cơng trình nghiên cứu nhân Vedic trên thế giới
Hiện tại Việt Nam đang phát triển về vi mạch một cách mạnh mẽ các bài nghiên cứu
về các phép tính tốn số học trong đó có phép cộng và phép nhân cũng ngày được
quan tâm

1.3 Nhiệm vụ luận văn
Luận văn đặt mục tiêu thực hiện các nội dung sau đây:
Lý thuyết: Trình bày và thiết về bộ nhân Vedic 16x16 quy trình thiết kế vi
mạch, ý nghĩa các chỉ số cần đo, các luật thiết kế layout khi thực hiện trên cơng
nghệ 45nm.
Thiết kế chức năng và thiết kế logic: Trình bày cách tiếp cận để đưa ra đề
xuất thiết kế các bộ nhân Vedic 16x16 với công suất thấp và độ trễ nhỏ với các bộ
3


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

cộng đã và đang có (song song, nối tiếp, và các bộ cộng đã được chỉnh sửa). Sau đó
đưa ra một mơ hình bộ nhân tối ưu
Kết quả thực hiện: Thiết kế Schematic, mơ phỏng trình bày các chỉ số đo
được từ các bộ nhân.
Kết luận: nêu ra kết luận và hướng phát triển

4


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

CHƯƠNG 2 CƠ SỞ LÝ THUYẾT

2.1 Bộ nhân Vedic

Urdhva - Triyagbhyam (theo chiều dọc và chiều ngang) Urdhva tiryakbhyam
Sutra là một công thức nhân chung áp dụng cho tất cả các trường hợp nhân. Nó có
nghĩa đen là “theo chiều dọc và chiều ngang”. Để minh họa sơ đồ phép nhân này,
chúng ta hãy xem xét phép nhân của hai số thập phân số (5498 × 2314). Các phương
pháp thơng thường đã biết với chúng tôi sẽ yêu cầu 16 phép nhân và 15 phép cộng.
Một phương pháp nhân khác bằng Urdhva tiryakbhyam Sutra được hiển thị trong
Hình 2.1. Các con số được nhân lên được viết trên hai cạnh liên tiếp của hình vng
như thể hiện trong hình. Hình vng được chia thành các hàng và cột trong đó mỗi
hàng / cột tương ứng với một trong các chữ số của một trong hai một số nhân hoặc
một bội số. Do đó, mỗi chữ số của cấp số nhân có một hộp nhỏ chung cho một chữ số
của bội số. Những các hộp nhỏ được phân chia thành hai nửa theo chiều ngang dòng.
Mỗi chữ số của số nhân là độc lập nhân với mỗi chữ số của bội số và hai chữ số sản
phẩm được viết trong hộp chung. Tất cả các chữ số nằm trên một đường chấm chéo
được thêm vào bit nhớ trước đó. Ít nhất chữ số có nghĩa của số thu được đóng vai trị
là chữ số kết quả và phần còn lại là bit nhớ cho bước tiếp theo. Bit nhớ bước đầu tiên
(ví dụ, đường chấm chấm ở phía cực bên phải) được coi là 0

5


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 2.1- Alternative way of multiplication by Urdhva tiryakbhyam Sutra.
Khối số nhân Veda 2x2 được hiển thị trong Hình 2.2. Ở đây, kỹ thuật của
Urdhva-Tiryakbhyam đã thảo luận trước đó được áp dụng trên các số nhị phân 2 bit.
Như được hiển thị trong Hình.2.2, các sản phẩm một phần ban đầu được tạo bằng
cổng AND và kết quả được thêm vào bằng Half Adder (HA). Đặt input1 = a1a0 và
input2 = b1b0, trong đó a1, b1 là MSB và a0, b0 là LSB. Bước đầu tiên: a0 và b0

được nhân theo chiều dọc và kết quả được lưu trữ dưới dạng LSB của đầu ra cuối
cùng. Bước thứ hai: b0 được nhân với a1 và a0 được nhân với b1. Hai kết quả này
được thêm vào bằng HA và tổng này được lưu dưới dạng bit thứ hai của đầu ra cuối
cùng. Bước thứ ba: b1 được nhân với a1 và kết quả này được thêm vào khi thực hiện
HA từ bước thứ hai và tổng số được tạo ra và thực hiện được lưu trữ dưới dạng bit thứ
ba và thứ tư của đầu ra cuối cùng.

Hình 2.2- Hardware Realization of 2x2 block

6


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

Để mở rộng hệ số nhân hơn nữa, thuật toán Karatsuba – Ofman có thể được sử
dụng. Thuật tốn Karatsuba-Ofman được xem là một trong những cách nhanh nhất để
nhân số nguyên. Nó dựa trên chiến lược phân chia và chinh phục. Phép nhân 2n chữ
số số nguyên được giảm xuống hai phép nhân n chữ số, một (n + 1) chữ số phép
nhân, phép trừ hai chữ số n, hai phép toán trái, bổ sung hai chữ số n và hai 2n chữ số
bổ sung
Thuật tốn có thể được giải thích như sau:
Đặt X và Y là biểu diễn nhị phân của hai số ngun
X=∑

xi2i
Y=∑

yi2i

Muốn tính tốn kết quả của X*Y. Sử dụng chiến lược phân chia và chinh phục,
các toán hạng X và Y có thể được phân tách thành các phần có kích thước bằng nhau
XH và XL, YH và YL, trong đó các chỉ số H và L đại diện cho các bit thứ tự cao và thấp
của X và Y tương ứng. Đặt k = 2n. Nếu k là số lẻ, nó có thể được đệm đúng bằng 0.
i

n

i

n

X = 2n ∑

xi+n 2i + ∑

xi 2 = XH 2 + XL

Y = 2n ∑

yi+n 2i + ∑

yi 2 = YH 2 + YL

Kết quả được tính như sau:
P=X*Y
n

n

= (XH 2 + XL) * (YH 2 + YL)
2n

=2

n

(XH * YH) + 2 ((XH * YL) + (XL * YH)) + (XL * YL) (1)

Đối với phép nhân, khối đầu tiên la 2x2 bits nhân, sau đó là 4x4 bits, 8x8 bits và cuối
cùng phép nhân 16x16 bits được xây dựng như hình dưới.

7


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 2.3- 16x16 bits Vedic multiplier

2.2 Các chỉ số cần đo
Luận văn nghiên cứu đề xuất các bộ nhân Vedic 16x16 khác nhau được xây
dựng từ các bộ cộng, mục đích cuối cùng là đi tới đề suất về bộ nhân có điện năng
tiêu thụ thấp nhất, và thời gian trễ nhỏ nhất. Do đó hai thơng số được đo để rút ra kết
luận là độ trễ và cơng suất được tính tốn bằng cơng cụ đã được tích hợp sẵn trong
virtuoso
2.2.1 Độ trễ
Propagation delay (trễ truyền) tp của 1 cổng logic được định nghĩa là thời gian
nó tạo thành ngõ ra sau khi ta thay đổi ngõ vào. Nó biểu thị độ trễ bởi 1 tín hiệu khi

đi qua một cổng logic. Trễ truyền được quy ước tính bằng khoảng thời gian đo giữa
các điểm chuyển tiếp 50% của dạng sóng ngõ vào và ngõ ra.

8


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 2.4- Định nghĩa trễ truyền
Bởi vì cổng logic phản hồi cạnh lên, cạnh xuống của ngõ vào với các khoảng thời
gian khác nhau. Do đó, người ta định nghĩa cụ thể hơn về trễ truyền: tpLH là khoảng
thời gian phản hồi của cổng logic của cạnh tích cực cao (Low to Hight) của ngõ ra.
tpHL là khoảng thời gian phản hồi của cổng logic của cạnh tích cực thấp (Hight to
Low) của ngõ ra.
Và tp được xác định bằng trung bình cộng của tpLH và tpHL:
tp =

(2)

Do tính trực quan, phản ảnh trực tiếp vấn đề nên tp, tpLH và tpHL thường được dùng cho
so sánh giữa các công nghệ bán dẫn hay cách thiết kế khác nhau.
2.2.2 Công suất
Power consumption (năng lượng tiêu thụ) của 1 thiết kế được xác định là lượng
năng lượng mà nó tiêu thụ trong 1 đơn vị thời gian vận hành, và nhiệt lượng mạch phát
ra. Những yếu tố này ảnh hưởng đến một số lượng lớn các quyết định thiết kế quan trọng,
chẳng hạn như khả năng cung cấp năng lượng, tuổi thọ pin, yêu cầu kích thước đường
điện, đóng gói và làm mát. Với nhiều q trình thiết kế CMOS, cơng suấtlà sự cân nhắc
thứ 2 sau tốc độ và diện tích đối với nhiều chip. Khi số transistor và tần số xung clock

tăng, tiêu thị cơng suất đã tăng vọt và do đó khi thiết kế người ta phải đặt ra ràng buộc về
công suất của thiết kế. Từ những vấn đề trên, nhiều phép đo lường liên quan đến công
suất được xem xét. Khi cần quan tâm về kích thước mà

9


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

đường điện cần đạt để đáp ứng được năng lượng, công suất tối đa Ppeak là thứ cần
được tính tốn:
Ppeak = ipeak. Vsupply = max[p(t)]
Khi giải quyết các yêu cầu về làm mát hoặc pin, người ta chủ yếu quan tâm
trong công suất tiêu tán trung bình Pavg. Ta bắt đầu từ việc xem lại một số định nghĩa.
Công suất tức thời Pt được suy ra từ nguồn cấp điện tỉ lệ thuận với dòng cấp điện
iDD(t) và điện áp cấp điện Vdd:
Pt = iDD(t). Vdd
Năng lượng tiêu thụ trong khoảng thời gian T nào đó là tích phân của cơng suất tức
thời:
E=∫

iDD(t). VDD dt

Vì vậy cơng suất trung bình trong khoảng thời gian này sẽ là:
Pavg = = ∫
iDD(t). VDD dt (3)

10

Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

CHƯƠNG 3 THIẾT KẾ CHỨC NĂNG VÀ THIẾT KẾ LOGIC

3.1 Các bộ cộng được sử dụng thiết kế các bộ nhân Vedic
3.1.1 Thiết kế 1: sử dụng Ripple Carry Adder(RCA)
Tiếp cận
Ripple Carry Adder (RCA) là 1 bộ cộng dựa trên mạch cộng FA đơn giản:

Hình 3.1 Architecture of 8 bits Ripple Carry Adder (RCA)
Si = Ai ⊕ Bi⊕Ci
Ci = (Ai-1.Bi-1) + (Ci-1.(Ai-1 ⊕ Bi-1))

Cấu trúc RCA 8 bits được thể hiện trên Hình 3.1. RCA bao gồm một loạt các bộ cộng
Full Adder. Mỗi bộ FA cộng 2 bit và một bit carry. Carry tạo ra từ mỗi bộ FA sẽ được
đưa vào bộ FA kế tiếp. Carry sẽ được lan truyền trong tồn bộ q trình tính tốn. Do
dó, thời gian trễ sẽ ngày càng tăng nếu số bit càng tăng. RCA có ưu điểm là thiết kế
đơn giản nhưng thời gian trễ lớn
Kết quả thiết kế logic

11


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 3.2- 8 bits Ripple Cary Adder(RCA)

Hình 3.3- Full Adder

3.1.2 Thiết kế 2: sử dụng Carry Save Adder
Tiếp cận
Trong Carry Save Adder, ba bit được thêm vào song song tại một thời điểm. Trong
cách thức này, việc carry không được lan truyền qua các giai đoạn. Thay vào đó, carry
được lưu trữ trong giai đoạn hiện tại và được cập nhật dưới dạng giá trị cộng thêm
trong giai đoạn tiếp theo. Do đó, sự chậm trễ do việc thực hiện được giảm trong cách
thức này so với RCA.

12


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 3.4- Architecture of Carry Save Adder

3.1.3 Thiết kế 3: sử dụng Bren Kung Adder
Tiếp cận
Bộ cộng Brent Kung là Bộ cộng tiền tố song song. Bộ cộng được thiết kế dạng carry
tree adder trong đó tín hiệu propagation và tín hiệu generation được tính tốn trước.
Do độ trễ (log2n) thơng qua đường carry, bộ cộng này thuận lợi hơn về tốc độ. Nó tiêu
thụ ít diện tích hơn và có độ sâu tối đa. Số lượng phần tử của Brent Kung adder có thể
được tính bằng (2n-1) – log2n và độ trễ của cấu trúc là (log2n -2). Các giai đoạn của
bộ cộng



Giai đoạn tiền xử lý :
Tạo và truyền tín hiệu cho mỗi cặp đầu vào A và B được tính tốn trong
giai đoạn này. Các tín hiệu này được đưa ra bởi các phương trình sau:
Pi = Ai xor Bi (4)
Gi = Ai & Bi (5)

 Mạng sản sinh carry:

Trong giai đoạn này, chúng ta tính tốn carries tương đương với mỗi bit.
Các hoạt động này được thực hiện song song. Sau khi tính tốn carries song
13


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

song chúng được phân đoạn thành các phần nhỏ hơn, lan truyền và tạo ra
carries được sử dụng như tín hiệu trung gian được đưa ra bởi các phương
trình logic (6) & (7):
CPi:j = Pi:k+l and Pk:j

(6)

CGi:j = Gi:k+l or (Pi:k+l and Gk:j)

(7)

Minh họa trong Hình 3.6

Hình 3.6 Carry Network
CPO = Pi and Pj
CGO = (Pi and Gj) or Gi
 Giai đoạn xử lý hậu kỳ

Đây là bước kết thúc để tính tốn tổng kết các bit đầu vào. Nó sử dụng cho tất
cả các adders và bit tổng được tính bằng phương trình logic 8 & 9:
Ci-1 = (Pi and Cin) or Gi

(8)

Si = Pi xor Ci-1

(9)

Sơ đồ khối của bộ cộng Brent Kung 8 bits được hiển thị trong Hình 3.7

14


Luận văn thạc sĩ

GVHD: TS. Trần Hồng Linh

Hình 3.7- Architecture of of 8-Bits Brent Kung Adder

Kết quả thiết kế logic

Hình 3.8- 8-Bits Brent Kung Adder

15


Luận văn thạc sĩ

GVHD: TS. Trần Hoàng Linh

3.1.4 Thiết kế 4: sử dụng Kogge Stone
Tiếp cận
Bộ cộng Kogge – Stone chiếm nhiều diện tích hơn để thực hiện hơn so với bộ cộng
Brent – Kung, nhưng có fan_out thấp hơn ở mỗi giai đoạn, làm tăng hiệu năng. Tuy
nhiên, tắc nghẽn hệ thống thường là một vấn đề đối với bộ cộng Kogge – Stone
CPi:j =CPi:k + 1 and CPk:j …//k: layer
CGi:j =CGi:k + 1 or (CPi:k + 1 and CGk:j)
Ci–1 = (CPi and Cin) or CGi
Si= CPi xor Ci–1...

Hình 3.9- Architecture of the 8 Bit KoggeStone Adder
Kết quả thiết kế logic
16