Tài liệu Mạch tuần tự FlipFlop và ghi dịch pptx

NỘI DUNG CHÍNH:
NỘI DUNG CHÍNH:
KHÁI QUÁT:
KHÁI QUÁT:
Mạch số được chia ra làm 2 loại lớn:
Mạch tuần tự (Sequential circuit)
Mạch tổ hợp (Combinational circuit)
Trạng
thái trước
đó
Trạng
thái ngõ
vào
Mạch tổ hợp
Mạch tuần tự
•
Tính nhớ
•
Tính đồng bộ
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
S
R
Q
Q
Ngõ
vào
Ngõ
ra
Chốt

Hình: Mạch chốt RS
Nhận xét: Mạch có 2 ngõ vào là R và S và 2 ngõ ra Q và
trong đó 2 ngõ ra bao giờ cũng bù nhau
Q
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
1. Cấu tạo mạch chốt:
Được tạo bởi 2 cổng NAND có hồi tiếp chéo. Hai ngõ
vào được gọi là S (viết tắt cho Set) và R (viết tắc cho
Reset)
Q
* Không đổi: so với trạng thái trước nó.
S
R
Q
Q
N
1
N
2
Ngoài ra có thể thay 2 cổng NAND
thành 2 cổng NOR
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS

Ứng dụng của mạch chốt:
Mạch chống dội
Sự
dội
Trạng thái ngõ ra của

mạch logic có thể thay đổi
nhiều lần trước khi ổn
định ở trạng thái ta mong
muốn.
•
Mạch dùng nút nhấn,
nút bật.
•
Mạch logic có công
tắc ấn tương đối xa
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
2. Ứng dụng của mạch chốt:
Mạch chống dội
Cay Viet.swf
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
2. Ứng dụng của mạch chốt:
Dao động tạo sóng vuông:
3 điện trở và 2 tụ điện được lắp thêm vào. Điện trở phải được chọn ở trạng thái sao cho
trạng thái 2 cổng khác 0 mà ở trong vùng tuyến tính (giữa 0.9V và 1.6V đối với TTL) để
sự nạp xả điện của 2 tụ sẽ khiến cho các ngõ vào chuyển mạch giữa mức logic “0” và
“1”.
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
3. Flip Flop RS:
S
R
Q
Q

N
1
N
2
CK
* Clock tác động ở mức cao
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
4. Flip Flop nảy ở mức cao hay mức thấp của đồng hồ:
Mức thấp
Cạnh xuống
Mức cao
Cạnh lên
Chu kỳ T
Hình : Tính hiệu đồng hồ
τ
Tín hiều đồng hồ: là tín hiệu hình vuông tuần hoàn (thông
thường: đối xứng) có khổ rộng xung nhỏ hơn hay bằng
phân nữa chu kì T.
Tính hiệu thực tế cho dù có thời tăng và thời giảm dầu
nhỏ nhưng cũng khác 0 nên cạnh lên và cạnh xuống có một
độ dốc nào đó.
τ
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS
4. Flip Flop nảy ở mức cao hay mức thấp của đồng hồ:
S
R
Q
Q

CK
Clock tác động ở mức cao:

Khi đông hồ ở mức cao:
thì ngõ vào thay đổi sẽ làm ngõ ra
thay đổi.

Khi đồng hồ ở mức thấp:
bất chấp ngõ vào thay đổi thì ngõ
ra cũng không đổi
Clock tác động ở mức thấp:

Khi đông hồ ở mức thấp:
thì ngõ vào thay đổi sẽ làm ngõ ra
thay đổi.

Khi đồng hồ ở mức cao:
bất chấp ngõ vào thay đổi thì ngõ ra
cũng không đổi
S
R
Q
Q
CK

Flip flop JK dùng để khắc phục hiện tượng ngõ ra bất ổn (Q
và tạm thời ở cùng trạng thái) do cả S và R cùng ở mức
cao
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:

1. Cấu tạo mạch chốt:
Q

Flip flop JK có cấu tạo gồm flip flop RS có mắc thêm 2
cổng AND để tránh trạng thái cấm. Do sự hồi tiếp của ngõ
vào FF RS là S =J , R =KQ. Mạch hoạt động theo bảng
chân trị như hình vẽ sau:
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:
1. Cấu tạo mạch chốt:
Q
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:

Flip flop JK có đồng hồ tác động vào tầng đầu thay vì
vào FF RS.
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:
2. Sự đua vòng quanh:
τ
Mạch của FF JK và sự đưa vòng quanh

Để tránh sự đua vòng quanh, ta cấu tạo flip flop JK như sau:
M
A
S
T
E
R
S

L
A
V
E
CK
0
1
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:
3. Cấu tạo chủ tớ:

Tầng tớ đổi trạng thái tức FF đổi trạng thái khi từ CK = 1 xuống
CK = 0 nên trong ký hiệu của FF chủ tớ, người ta thêm dấu
để biểu thị điều này. Mạch FF chủ tớ được nảy bởi mức hay bởi
xung.
|
|
|
|
|
|
J
CK
K
Q
Q
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:
3. Cấu tạo chủ tớ:
Ta có thể tránh hiện tượng đua vòng quanh nếu xung đồng hồ hẹp

và đã cách làm cho flip flop chuyển mạch theo cạnh (sườn) (Edge
triggered) thay vì theo mức.
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:
4. Flip Flop nảy bằng cạnh (sườn) của đồng hồ:
CK
Q
0
0
1
Q
0
↑
↑
↑
↑
0
1
0
1
0
0
1
1
QCKKJ
FF 74LS109AN – JK Possitive Edge Triggered flip flop
FF 74LS112AN – JK Negative Edge Triggered Flip flop
J
CK
R Q

Q
Q
0
0
1
Q
0
↓
↓
↓
↓
0
1
0
1
0
0
1
1
QCKRJ

Mạch tạo cạnh dùng 1 cổng NOT và 1 cổng AND.
Chính sự trì hoãn qua cổng NOT và AND đã tao nên 1
xung hẹp ở ngõ ra
CK
1
0
CK
1
0

CK
1
0
↑
CK
1
CK
1
CK
1
↓
0
0
0
Ở flip flop dạng nảy bằng cạnh của đồng hồ các ngõ vào
như S, C, J, K được gọi là ngõ vào đồng bộ (Synchronous
input) có nghĩa là sự tác động logic của các ngõ vào này xảy
ra đồng bộ với cạnh của đồng hồ
5.2 FLIP FLOP JK:
5.2 FLIP FLOP JK:
4. Flip Flop nảy bằng cạnh (sườn) của đồng hồ:
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI

Mục tiêu :

Hiểu cách cấu tạo nên Flip Flop D và Chốt D.

Hiểu cách hoạt động của Flip Flop D và Chốt D.
1. Flip Flop D:


Giới thiệu:

Flip Flop D có một ngõ vào nên rất thuận tiện trong việc sử
dụng.

Cấu tạo:

Khi nối 2 ngõ vào của Flip Flop RS hoặc JK với một ngõ vào
(ngõ vào D – viết tắt của “Data” or “Delay”), ta được Flip Flop
D.
Q
Q
S(J)
R(K)
CK
D
CK
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
1. Flip Flop D:
Hoạt động logic:
Ngõ ra có cùng logic như ngõ vào mỗi khi có cạnh đồng hồ
lên (cạnh lên hoặc cạnh xuống còn tùy thuộc vào flip flop).
Bảng: Sự thật
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI
5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI