Vi mạch công suất thấp trong chế độ lưu trữ dữ liệu dùng công nghệ submicrometter

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH

CƠNG TRÌNH NGHIÊN CỨU KHOA HỌC CẤP TRƯỜNG

VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ
LƯU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ
SUBMICROMETTER

MÃ SỐ: T2017-76TĐ

SKC 0 0 6 4 6 9

Tp. Hồ Chí Minh, tháng 02/2018


BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH

BÁO CÁO TỔNG KẾT
ĐỀ TÀI KH&CN CẤP TRƢỜNG TRỌNG ĐIỂM

VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU
DÙNG CÔNG NGHỆ SUBMICROMETTER
Mã số: T2017-76TĐ

Chủ nhiệm đề tài: TS. Võ Minh Huân

TP. HCM, 2/2018

i


TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH
KHOA ĐIỆN – ĐIỆN TỬ

BÁO CÁO TỔNG KẾT
ĐỀ TÀI KH&CN CẤP TRƢỜNG TRỌNG ĐIỂM

VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU
DÙNG CÔNG NGHỆ SUBMICROMETTER
Mã số: T2017-76TĐ

Chủ nhiệm đề tài: TS. Võ Minh Huân

TP. HCM, 2/2018

ii


MỤC LỤC
Trang
MỤC LỤC ................................................................................................................. iii
LIỆT KÊ HÌNH ........................................................................................................... v
LIỆT KÊ BẢNG ......................................................................................................... v
LIỆT KÊ CÁC TỪ VIẾT TẮT .................................................................................vii
THÔNG TIN KẾT QUẢ NGHIÊN CỨU................................................................... 1
INFORMATION ON RESEARCH RESULTS .......................................................... 2

CHƢƠNG 1 ................................................................................................................ 3
TỔNG QUAN ............................................................................................................. 3
1.1
Tổng quan về lĩnh vực nghiên cứu ------------------------------------------------3
1.2
Các kết quả nghiên cứu trong và ngoài nƣớc ------------------------------------3
1.3
Mục đích của đề tài ------------------------------------------------------------------4
1.4
Nhiệm vụ đề tài và giới hạn của đề tài--------------------------------------------5
1.4.1 Nhiệm vụ của đề tài ....................................................................................5
1.4.2 Giới hạn của đề tài......................................................................................5
1.5
Phƣơng pháp nghiên cứu -----------------------------------------------------------5
CHƢƠNG 2 ................................................................................................................ 6
CƠ SỞ LÝ THUYẾT .................................................................................................. 6
2.1
Transistor MOSFET-----------------------------------------------------------------6
2.1.1 Cấu tạo của MOSFET .................................................................................7
2.1.2 Nguyên lý hoạt động của MOSFET ............................................................7
2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) ----------Error!
Bookmark not defined.
2.3 Mạch Benchmark--------------------------------------------------------------------------8
2.3.1 Benchmark C432 .........................................................................................9
2.3.2 Benchmark C499 .......................................................................................10
2.3.3 Benchmark C880 .......................................................................................10
2.4 Công suất tiêu thụ của transistor CMOS --------------------------------------------- 11
2.4.1 Dòng rò tiếp giáp (IREV) .............................................................................12
2.4.2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL) ...............................................13
2.4.3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) ......13

2.4.4 Dòng rò dƣới ngƣỡng (ISUB) ......................................................................14
2.5 Công nghệ Low Power ----------------------------------------------------------------- 14
2.5.1 Khái niệm ..................................................................................................14
2.5.2 Tại sao phải sử dụng Low power ..............................................................14
2.5.3 Các công nghệ Low power ........................................................................15

iii


2.6 Công nghệ Power-gating --------------------------------------------------------------- 16
2.6.1 Tổng quan ..................................................................................................16
2.6.2 Các thông số ..............................................................................................16
2.7 Công nghệ 45 nm------------------------------------------------------------------------ 17
CHƢƠNG 3 .............................................................................................................. 19
KỸ THUẬT THIẾT KẾ MẠCH GIẢM CƠNG SUẤT RỊ TRONG VI MẠCH SỐ
DÙNG CÔNG NGHỆ 45 nm.................................................................................... 19
3.1 Power Gating NMOS đơn -------------------------------------------------------------- 19
3.2 Kỹ thuật CPG với chế độ giữ ---------------------------------------------------------- 20
3.3 Kỹ thuật CRPG với chế độ giữ -------------------------------------------------------- 21
3.4 Kỹ thuật Dual-Switch Power Gating ------------------------------------------------- 22
CHƢƠNG 4 .............................................................................................................. 24
KẾT QUẢ MƠ PHỎNG ........................................................................................... 24
4.1 Kết quả mơ phỏng áp dụng trên mạch cộng 32 bit --------------------------------- 24
4.2 Kết quả mô phỏng áp dụng trên các mạch Benchmark ---------------------------- 38
CHƢƠNG 5 .............................................................................................................. 43
KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN ................................................................ 43
TÀI LIỆU THAM KHẢO ............................................................................................ i

iv

LIỆT KÊ HÌNH
Trang
Hình 2.1: Cấu tạo của MOSFET có sẵn kênh loại P ..................................................7
Hình 2.2: Sơ đồ nguyên lý của MOSFET ..................................................................8
Hình 2.3: Sơ đồ khối mạch Benchmark C432............................................................9
Hình 2.4: Sơ đồ khối mạch Benchmark C499..........................................................10
Hình 2.5: Sơ đồ khối mạch Benchmark C880..........................................................10
Hình 2.6: Các thành phần cơng suất tiêu thụ của transistor .....................................11
Hình 2.7: Xu hƣớng tiêu thụ cơng suất động và rị của tổng chip theo ITRS ..........12
Hình 2.8: Các thành phần dòng rò trong một transistor NMOS ..............................12
Hình 2.9: Q trình phát triển của cơng nghệ Low power .......................................15
Hình 3.1: Power Gating NMOS đơn (a) Mạch Power Gating NMOS đơn; (b) Dạng
sóng tín hiệu của mạch Power Gating NMOS đơn .....................................20
Hình 3.2: Kỹ thuật Convensional Power Gating ......................................................21
Hình 3.3: Kỹ thuật Charge Recycling Power Gating ...............................................22
Hình 3.4: Kỹ thuật Dual-Switch Power Gating........................................................23
Hình 4.1: So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG ....26
Hình 4.2: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 45 nm ..........................................................................29
Hình 4.3: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với cơng nghệ 45 nm ..........................................................................29
Hình 4.4: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với cơng nghệ 32 nm ..........................................................................33
Hình 4.5: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với cơng nghệ 32 nm ..........................................................................33
Hình 4.6: Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 22 nm ..........................................................................35
Hình 4.7: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với công nghệ 22 nm ..........................................................................35

Hình 4.8: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với cơng nghệ 16 nm ..........................................................................37
Hình 4.9: Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với công nghệ 16 nm ..........................................................................37
Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với
công nghệ 45 nm áp dụng trên mạch Benchmark C432 .............................40
Hình 4.10: . Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 ..............40
Hình 4.11: . Cơng suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880 ..............41

v


LIỆT KÊ BẢNG
Trang
Bảng 4.1: Bảng kết quả so sánh độ trễ của kỹ thuật CPG, CRPG và DSPG khi
thay đổi kích thƣớc cổng cơng tắc NMOS ................................................................ 25
Bảng 4.2: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt
độ 270C
............................................................................................................... 28
Bảng 4.3: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt
độ 750C
............................................................................................................... 30
Bảng 4.4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG
và CRPG tại 27oC, 45 nm PTM. ............................................................................... 31
Bảng 4.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG
và CRPG tại 75oC, 45 nm PTM. ............................................................................... 31
Bảng 4.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG
và CRPG tại 27oC, 32 nm PTM. ............................................................................... 33

Bảng 4.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG
và CRPG tại 75oC, 32 nm PTM. ............................................................................... 34
Bảng 4.8: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và
CRPG tại 27oC, 22 nm PTM. .................................................................................... 35
Bảng 4.9: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG
và CRPG tại 75oC, 22 nm PTM. ............................................................................... 36
Bảng 4.10:
Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và
o
CRPG tại 27 C, 16 nm PTM. .................................................................................... 38
Bảng 4.11:
Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và
o
CRPG tại 75 C, 16 nm PTM. .................................................................................... 38
Bảng 4.12:
Bảng so sánh kích thƣớc các mạch sử dụng các kỹ thuật Power
Gating đƣợc mô phỏng .............................................................................................. 39
Bảng 4.13:
Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và
o
CRPG tại 27 C, 45 nm áp dụng trên các mạch Benchmark ...................................... 41

vi


ALU
CLA
CMOS
CPG
CRPG

CPU
DSP
DSPG
MOS
MOSFET
IC
ITRS
GIDL
PG
PTM
VGND
VRC

LIỆT KÊ CÁC TỪ VIẾT TẮT
Arithmetic logic unit
Carry Look Ahead
Complementary Metal-Oxide Semiconductor
Conventional Power Gating
Charge recycling Power Gating
Central Processing Unit
Digital Signal Processing
Dual-Switch Power Gating
Metal-Oxide Semiconductor
Metal-Oxide Semiconductor Field-Effect Transistor
Integrated Circuit
International Technology Roadmap for Semiconductors
Gate Induced Drain Leakage
Power Gating
Predictive Technology Model
Virtual Power/ Virtual Ground

Virtual Power/Ground rails Clamp

vii


TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH
ĐƠN VỊ: ĐIỆN- ĐIỆN TỬ

CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM
Độc lập - Tự do - Hạnh phúc

Tp. HCM, Ngày 20 tháng 3 năm 2018

THÔNG TIN KẾT QUẢ NGHIÊN CỨU
1. Thơng tin chung:
- Tên đề tài: VI MẠCH CƠNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ
DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER
- Mã số: T2017-76TĐ
- Chủ nhiệm: Võ Minh Huân
- Cơ quan chủ trì: Đại Học Sƣ Phạm Kỹ Thuật TP. HCM
- Thời gian thực hiện: 1/2017 đến 12/2017
2. Mục tiêu:
 Giảm cơng suất rị rỉ tiêu thụ trong mạch số VLSI
 Lƣu trữ dữ liệu trong chế độ công suất thấp
3. Tính mới và sáng tạo:
 Đƣa ra giải pháp khác cải tiến cho các ứng dụng vi mạch có kích thƣớc
submicro, giúp tiết kiệm cơng suất rị rỉ và lƣu trữ dữ liệu.
4. Kết quả nghiên cứu:
 Công suất rò rỉ giảm với hơn 50% so với các kết quả nghiên cứu trƣớc đó

và có khả năng lƣu trữ dữ liệu.
5. Sản phẩm:
 Tài liệu cơ bản về vi mạch CMOS
 Bài báo đăng trên tạp chí quốc tế.
6. Hiệu quả, phƣơng thức chuyển giao kết quả nghiên cứu và khả năng áp
dụng:
Tài liệu dùng trong giảng dạy trong Thiết kế vi mạch VLSI
Trƣởng Đơn vị
(ký, họ và tên)

Chủ nhiệm đề tài
(ký, họ và tên)

viii


INFORMATION ON RESEARCH RESULTS

1. General information:
Project title: Low power circuit in retaintion mode in submicrometter VLSI
desgin.
Code number: T2017-76TĐ
Coordinator: Minh-Huan Vo
Implementing institution: HCMC Univerisy of Technology and Education
Duration: from

Jan/2017 to Dec/2017

2. Objective(s):
 Applying power gating technique for reducing leakage power consumption

in VLSI design in retaintion mode
3. Creativeness and innovativeness:
 The proposed power gating technique for saving power consumptin
 Keeping data in low power circuit
4. Research results:
 Saving more than 50% leakage compared to previous techniques
5. Products:
 Basic material of VLSI design couse
 Paper proposed on internation journal
6. Effects, transfer alternatives of research results and applicability:
 Reference material for VLSI design.

2


CHƢƠNG 1
TỔNG QUAN
1.1 Tổng quan về lĩnh vực nghiên cứu
Công suất tiêu thụ là một trong ba yếu tố quyết định đến hiệu quả của thiết kế vi
mạch bên cạnh hai yếu tố khác là chi phí và tốc độ chip. Các công nghệ trên
micrometer, nhà nghiên cứu không quan tâm tới cơng suất rị tiêu thụ vì nó đóng
góp một lƣợng rất nhỏ tới tổng công suất tiêu thụ. Tuy nhiên, khi kích thƣớc các
transistor nhỏ lại vì mật độ transistor tăng lên, làm nó trở thành một yếu tố đáng kể
ảnh hƣởng tới tổng công suất tiêu thụ của vi mạch.
Khi kích thƣớc các transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng
hơn. Dòng rò ảnh hƣởng trực tiếp tới tổng công suất tiêu thụ của vi mạch. Đặc biệt,
dòng rò trở nên nghiêm trọng trong các thiết bị di động và thiết bị cầm tay, ở đó
thời gian sống của pin đƣợc xác định bằng tổng số dòng rò trong suốt thời gian
OFF.
Power Gating là một trong số các kỹ thuật đƣợc phát triển để giảm dòng rò khi

mạch ở chế độ Sleep bằng cách tắt các PMOS hoặc NMOS đƣợc cấu hình với điện
áp ngƣỡng cao.
Rò rỉ cao trong vi mạch số ảnh hƣởng nghiêm trọng đến mạch CMOS, làm tiêu
tốn rất nhiều năng lƣợng. Dòng rò đã trở thành một trong những yếu tố quan trọng
nhất của thiết kế Low Power. Dòng rò làm dữ liệu lƣu trữ trong các mạch CMOS bị
mất đi do điện tích đƣợc lƣu trong các tụ điện của mạch rị rỉ và xả ra ngồi xuống
đất thơng qua mạng NMOS transistor. Vì vậy, để mạch vừa đƣợc giảm công suất
tiêu thụ trong khi vẫn giữ đƣợc dữ liệu không bị mất đi theo thời gian, mạch công
suất thấp ở chế độ lƣu trữ cần đƣợc nghiên cứu và thực hiện.
1.2 Các kết quả nghiên cứu trong và ngoài nƣớc
Các kỹ thuật Power Gating đã đƣợc nghiên cứu và xuất bản từ nhiều năm qua
trên thế giới [1-5]. Ehsan Pakbaznia, Farzan Fallah và Massoud Pedram [3] sử dụng

3


khái niệm Charge recycling trong mạch MTCMOS, tiết kiệm năng lƣợng chuyển
đổi chế độ. Akira TADA, Hirimi NOTANI và Masahiro NUMA [5] đã giới thiệu
phƣơng án mạch kẹp điện áp nguồn ảo và mạch kẹp điện áp đất ảo (VRC) nhằm
giới hạn dịng điện bằng cách ni GND trong trạng thái tín hiệu ngủ. Họ đã cắt
giảm đƣợc dịng rị của bộ đệm ngủ và tái điện tích của nút tín hiệu ngủ. Giữa các
phƣơng pháp đã xuất bản, các kỹ thuật Power Gating đã xuất bản có thể chia làm ba
loại khác nhau. Đầu tiên là CPG [1], dùng NMOS để điều khiển điện áp Virtual
VSS. Kỹ thuật thứ hai là CRPG [3,4], ở đó Virtual VDD và Virtual VSS chia sẻ
điện tích tại thời điểm Wake-up và Sleep-in, vì vậy năng lƣợng chuyển mạch giảm
rất nhiều. Phƣơng pháp đề xuất, DSPG là một kỹ thuật thứ ba, sử dụng cả PMOS và
NMOS để điều khiển cả điện áp Virtual VDD và Virtual VSS.
Hiện tại các đề tài trong nƣớc chƣa nghiên cứu chuyên sâu về lĩnh vực vi mạch.
Đặc biệt, cơng suất tiêu thụ ít đƣợc nghiên cứu trong các trƣờng đại học và trong
các trung tâm nghiên cứu vi mạch. Giảm cơng suất dịng rị trong vi mạch đang

ngày càng trở nên nghiêm trọng gây ra vào tổng cơng suất trong vi mạch. Ở đó khi
kích thƣớc transistor giảm xuống công nghệ sub-micro, năng lƣợng tiêu thụ cho vi
mạch khi khơng hoạt động có đóng góp một phần có thể so sánh đƣợc với thành
phần cơng suất động.
1.3 Mục đích của đề tài
Bằng việc đề xuất các kỹ thuật triệt tiêu dòng rò mới, ngƣời thực hiện thiết kế
các mạch tiêu thụ công suất thấp dùng kỹ thuật CPG để hạn chế dòng rò này. Các
kỹ thuật đề xuất, đƣợc mô phỏng trên phần mềm thiết kế vi mạch Cadence để so
sánh với các kỹ thuật đƣợc xuất bản trƣớc đó. Từ đó, kỹ thuật CPG có thể trở thành
một phƣơng pháp nổi bật trong việc giúp giảm điện năng tiêu thụ của mạch trong
thời gian ngủ (Sleep), giúp tiết kiệm năng lƣợng và chi phí cho ngƣời sử dụng.

4


1.4 Nhiệm vụ đề tài và giới hạn của đề tài
1.4.1 Nhiệm vụ của đề tài
-

Cài đặt và nghiên cứu sử dụng bộ phần mềm thiết kế vi mạch Cadence trên
nền Redhat.

-

Tìm hiểu ngun nhân dịng rị sinh ra trong vi mạch

-

Tìm hiểu các kỹ thuật Power Gating đã xuất bản trƣớc đó

-

Tìm hiểu cơng nghệ sub-micrometer và ảnh hƣởng tới dịng rị

-

Mơ phỏng mạch sử dụng kỹ thuật giảm dòng rò mới CPG

-

Đƣa ra sự đánh giá so sánh giữa dùng các kỹ thuật power gating khác nhau
để lƣu trữ dữ liệu trong chế độ tiết kiệm công suất.

1.4.2 Giới hạn của đề tài
Đề tài tập trung vào thiết kế và mô phỏng các kỹ thuật giảm công suất rò mạch
cộng 32 bit và các mạch benchmark sử dụng phần mềm Cadence, khơng thể thi
cơng thực tế vì chi phí quá lớn.
1.5 Phƣơng pháp nghiên cứu
- Nghiên cứu tài liệu
- Phân tích, tổng hợp để trình bày các vấn đề.
- Thiết kế thu thập dữ liệu, so sánh, phân tích kết quả
- Liệt kê, sƣu tầm tài liệu

5


Chƣơng 2: Cơ sở lý thuyết

CHƢƠNG 2
CƠ SỞ LÝ THUYẾT

Trong đề tài này, ngƣời thực hiện đã thiết kế mạch giảm cơng suất rị áp dụng
trên máy trạng thái. Trong chƣơng cơ sở lý thuyết, ngƣời thực hiện trình bày các
kiến thức cơ bản liên quan đến transistor MOSFET, máy trạng thái, cơng suất rị và
các cơng nghệ giảm cơng suất rò nhằm làm cơ sở thiết kế theo yêu cầu đề tài đặt ra.
2.1 Transistor MOSFET
Công nghệ MOS (Metal Oxide Semiconductor-kim loại oxit bán dẫn) có tên gọi
xuất xứ từ cấu trúc MOS cơ bản của một điện cực nằm trên lớp oxit cách nhiệt, dƣới
lớp oxit là đế bán dẫn. Transitor trong công nghệ MOS là transistor hiệu ứng
trƣờng, gọi là MOSFET (Metal oxide silicon field effect transistor).
Ƣu điểm chính của MOSFET là dễ chế tạo, phí tổn thấp, cỡ nhỏ, tiêu hao rất ít
điện năng. Thiết bị MOS chiếm ít diện tích trên chip hơn so với BJT. Thơng
thƣờng, mỗi MOSFET chỉ cần 1mm2 diện tích chip, trong khi đó BJT địi hỏi
khoảng 50mm2. IC MOS đƣợc dùng nhiều trong vi mạch tích hợp, đặc biệt thích
hợp cho các IC phức tạp nhƣ chíp vi xử lý, chíp nhớ.
Mạch số dùng trong MOSFET đƣợc chia thành ba nhóm:
-

PMOS dùng MOSFET kênh P.

-

NMOS dùng MOSFET kênh N

-

CMOS (MOS bù) dùng cả hai thiết bị kênh P và kênh N.

Các IC số PMOS và NMOS có mật độ đóng gói lớn hơn (nhiều transistor trong
một chip hơn) do đó kinh tế hơn CMOS. NMOS có mật độ đóng gói gần gấp đơi
PMOS. Ngồi ra NMOS cũng nhanh gần gấp hai lần PMOS, do hạt tải dòng trong

NMOS là các điện tử tự do còn hạt tải dòng trong PMOS là các lỗ trống (điện tích
dƣơng chuyển động chậm hơn). CMOS có mật độ đóng gói thấp nhất trong họ MOS
nhƣng CMOS có tốc độ cao hơn và cơng suất tiêu thụ thấp hơn so với PMOS và
NMOS. IC NMOS và CMOS đƣợc sử dụng rộng rãi trong lĩnh vực kỹ thuật số.

6


Chƣơng 2: Cơ sở lý thuyết

Transistor MOSFET đƣợc chia làm hai loại là transistor MOSFET có kênh sẵn
và transistor MOSFET kênh cảm ứng. Trong mỗi loại MOSFET này lại có hai loại
là kênh dẫn loại P và kênh loại N.
2.1.1 Cấu tạo của MOSFET
S

G

D

Kim loại

P

P

SiO 2
Si(N)
Tiếp xúc P-N
Đế Kênh P

Hình 2.1:

Cấu tạo của MOSFET có sẵn kênh loại P

Trong hình 2.1, G (Gate) gọi là cực cổng, S (Source) gọi là cực nguồn, D
(Drain) gọi là cực máng. Trong đó, G là cực điều khiển đƣợc cách ly hoàn toàn với
cấu trúc bán dẫn cịn lại bởi lớp điện mơi mỏng nhƣng có độ cách điện cực lớn
dioxit-silic (SiO2). Cực máng là cực đón các hạt mang điện. MOSFET kênh P có hai
miếng bán dẫn loại P đặt trên nền bán dẫn loại N. Ngƣợc lại, MOSFET kênh N có
hai miếng bán dẫn loại N đặt trên nền bán dẫn loại P.
2.1.2 Ngun lý hoạt động của MOSFET
Hình 2.2 mơ tả sơ đồ nguyên lý hoạt động của MOSFET. Hình 2.2a là sơ đồ
nguyên lý hoạt động của MOSFET kênh P, hình 2.2b là sơ đồ nguyên lý hoạt động
của MOSFET kênh N. Nguyên lý hoạt động của hai loại transistor kênh P và kênh
N giống nhau chỉ có cực tính của nguồn điện cung cấp cho các chân cực là trái dấu.
nhau.

7


Chƣơng 2: Cơ sở lý thuyết

UGS +

S

G

UGS +

-

D

P

P

S

G

N

N

Si(N)

Si(P)
- +
UDS

+ UDS

(a)
Hình 2.2:

D

(b)

Sơ đồ nguyên lý của MOSFET
(a) MOSFET kênh P; (b) MOSFET kênh N

Khi transistor hoạt động, thông thƣờng cực nguồn S đƣợc nối với đế và nối đất
nên US bằng 0. Các điện áp đặt vào các chân cực cổng G và cực máng D là so với
chân cực S. Nguyên tắc cung cấp nguồn điện cho các chân cực sao cho hạt dẫn đa
số chạy từ cực nguồn S về cực máng D để tạo nên dòng điện I D trong mạch cực
máng. Điện áp đặt trên cực cổng có chiều sao cho MOSFET làm việc ở chế độ giàu
hạt dẫn hoặc ở chế độ nghèo hạt dẫn.
-

Nếu UGS < 0, nhiều lỗ trống đƣợc hút về kênh làm nồng độ hạt dẫn điện
trong kênh tăng lên, độ dẫn điện của kênh tăng và dòng điện chạy trong kênh
ID tăng lên. Chế độ làm việc này gọi là chế độ giàu hạt dẫn.

-

Nếu UGS > 0, các lỗ trống bị đẩy ra xa kênh, làm mật độ hạt dẫn điện trong
kênh giảm xuống, độ dẫn điện của kênh giảm và dòng điện chạy qua kênh ID
giảm xuống. Chế độ này gọi là chế độ nghèo hạt dẫn.

2.2 Mạch Benchmark
Trong đề tài này, ngồi mơ phỏng trên mạch cộng 32 bit, ngƣời thực hiện cịn mơ
phỏng trên các mạch Benchmark để đánh giá mức độ tiết kiệm năng lƣợng của các
kỹ thuật Power Gating đƣa ra.

8

Chƣơng 2: Cơ sở lý thuyết

2.2.1 Benchmark C432
Mạch Benchmark C432 là một điều khiển ngắt 27 kênh với 36 ngõ vào, 7 ngõ
ra và 160 cổng. Các ngõ vào đƣợc nhóm lại thành 3 nhóm, mỗi nhóm 9 bit A, B và
C. Nhóm 9 bit E là nhóm cho phép và không cho phép ngắt. Bảy ngõ ra PA, PB, PC
và Chan[3:0] xác định các kênh đƣợc yêu cầu ngắt. Hình 2.3 là sơ đồ khối mạch
Benchmark C432.
E
A

B

C

9

E
9
9 A

9

X1
9
9 E
B
9

9

9

X2
9
X1
9
E
9
C
9

PA
M1

M2

PA
1

1

X1
9

PB

PB 1
X2
9

1

PC

PC

1

1
M3
1
1
1

PC PB PA
E
9
A
I
9
9
B
9
C
M4
9

Hình 2.3:

I

Chan
M5

Sơ đồ khối mạch Benchmark C432

9

Chan
4


Chƣơng 2: Cơ sở lý thuyết

2.2.2 Benchmark C499
R

R

1

M1
IC

S

IC

S

8

ID

S

8

M2
OD

ID
32

OD

32
ID

32

Hình 2.4:

32

Sơ đồ khối mạch Benchmark C499

Hình 2.4 là sơ đồ khối mạch Benchmark C499 với 41 ngõ vào, 32 ngõ ra và 202
cổng. C499 là một mạch sửa lỗi đơn.

2.2.3 Benchmark C880
AI(7:0)
A(7:0)

MUX

8

D(3:0)
A

G

8

G(3:0)

P
A(8)

M1

B

B
1

C in

CLA

8

CLA

8

A

8

MUX

8

F(7:0)
B
M4

M3

M5
H

1

8

8

3
8

8
8
C(25::0)

M6

CTRL
7

C(8)

A(7:0)
1
B(7:0)

Hình 2.5:

M2

O(16:0)
17

Sơ đồ khối mạch Benchmark C880

Mạch Benchmark C880 có 60 ngõ vào, 26 ngõ ra với 383 cổng. C880 là một ALU 8
bit mức cao nhƣ hình 2.5. Các bộ ghép M1 và M6 cùng điều khiển mô-đun M2
nhằm đảm bảo rằng khơng có nhiều hơn một chức năng đƣợc kích hoạt tại một thời

điểm trên C.

10


Chƣơng 2: Cơ sở lý thuyết

2.3 Công suất tiêu thụ của transistor CMOS
Cơng suất tiêu thụ của bóng bán dẫn đƣợc chia thành ba thành phần khác nhau:
công suất động, cơng suất tĩnh (cơng suất rị) và cơng suất ngắn mạch.
VDD

Dịng rị

Dịng động
Dịng ngắn mạch
GND

Hình 2.6:

GND

Các thành phần cơng suất tiêu thụ của transistor

Cơng suất rị chủ yếu là do các dòng điện áp dƣới ngƣỡng trong một transistor
CMOS. Do đó:
Ptổng = Pđộng + Pngắn mạch + Prị

(2.1)

Trong lịch sử, cơng nghệ oxit kim loại tiêu tốn ít năng lƣợng hơn so với các
cơng nghệ trƣớc đó nhƣ transistor và mạch logic ghép emitter (Moore’s law meets
static power). Trong thực tế, khi không chuyển mạch, transistor CMOS tiêu thụ
năng lƣợng không đáng kể. Tuy nhiên, sự tiêu thụ của công suất tăng lên đáng kể
với sự gia tăng tốc độ thiết kế và mật độ chip. Các cộng đồng nghiên cứu đã công
nhận tầm quan trọng của sự gia tăng này một thời gian.
Hình 2.7 cho thấy xu hƣớng tiêu thụ cơng suất động và rị của tổng chip dựa
trên số liệu thống kê năm 2002 của ITRS. Hình 2.7 cũng cho thấy dự kiến gia tăng
theo cấp số nhân của hai thành phần chủ yếu của công suất tiêu thụ dòng rò: rò rỉ
dƣới ngƣỡng và rò rỉ cổng. Tuy nhiên từ năm 2010 ngƣời ta đã điều tiết đƣợc rị rỉ
cổng bằng cách sử dụng chất điện mơi High-K nhằm ngăn cách các cổng từ kênh

11


Chƣơng 2: Cơ sở lý thuyết

truyền có thể kiểm sốt rị rỉ cổng. Do đó khi nói đến dịng rị chỉ xét đến rị rỉ dƣới
ngƣỡng.

Xu hƣớng tiêu thụ cơng suất động và rị của tổng chip theo

Hình 2.7:
ITRS

Trong đề tài này, ngƣời thực hiện thiết kế mạch giảm công suất rò trong các
mạch CMOS điện áp ngƣỡng thấp. Do đó ngƣời thực hiện chỉ đề cập đến vấn đề
cơng suất gây ra bởi dịng rị trong mạch.
Source

Drain

Gate

N+

N+

I SUB
IG

I GIDL

IREV

P

Hình 2.8:

Các thành phần dịng rị trong một transistor NMOS

Hình 2.8 là các thành phần tiêu thụ công suất động, công suất tĩnh và công suất
ngắn mạch của công suất tiêu thụ transistor. Công suất động và công suất ngắn

12


Chƣơng 2: Cơ sở lý thuyết

mạch đƣợc gọi chung là công suất chuyển mạch (switching) và đƣợc tiêu thụ khi

transistor chuyển đổi trạng thái. Cơng suất rị đƣợc tiêu thụ chỉ đơn thuần vị mạch là
“powered-on”, bao gồm cả công suất động và công suất ngắn mạch, đƣợc tiêu thụ
khi tín hiệu qua mạch CMOS thay đổi trạng thái logic, dẫn đến việc nạp và xả của
tụ điện tải.
2.3.1 Dòng rò tiếp giáp (IREV)
Dòng rò tiếp giáp xuất hiện từ nguồn hoặc kênh đến lớp nền xuyên qua điốt
phân cực ngƣợc khi một transistor tắt. Một dòng rò chỗ nối pn phân cực ngƣợc có
hai thành phần chính: một là các hạt tối thiểu khuếch tán hay trôi dạt về gần khu
vực vùng nghèo điện tích. Hai là do sự sinh ra của cặp lỗ hổng electron trong vùng
nghèo của phân cực ngƣợc [7]. Ví dụ nhƣ, trong trƣờng hợp một inverter với điện
áp ngõ vào mức thấp, NMOS tắt, PMOS bật và điện áp ngõ ra mức cao. Sau đó điện
áp từ kênh đến chất nền của transistor NMOS tắt bằng với điện áp cung cấp. Điều
này dẫn đến hiện tƣợng rò rỉ từ kênh đến chất nền qua điốt phân cực ngƣợc. Độ lớn
dòng rò của điốt phụ thuộc vào diện tích của kênh khuếch tán và mật độ dịng rị,
đƣợc xác định bởi sự kích thích tập trung. Dòng rò tiếp giáp phụ thuộc vào nhiệt độ
khá cao (1000C). Nhìn chung dịng rị tiếp giáp khơng quan trọng trừ khi trong mạch
đƣợc thiết kế để hoạt động ở nhiệt độ cao (>1500C). Các thành phần dòng rò phân
cực ngƣợc từ các điốt không đáng kể đối với ba thành phần rò rỉ khác.
2.3.2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL)
IGIDL đƣợc gây ra bởi hiệu ứng trƣờng cao trong tiếp giáp kênh của transistor
MOS. Một tình trạng suy giảm sâu đƣợc tạo ra từ các lỗ hổng nhanh chóng lan đến
bề mặt. Đồng thời các electron đƣợc thu thập bởi các kênh tạo nên dòng IGIDL.
2.3.3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG))
Dịng rị cổng chảy từ cổng thơng qua lớp cách điện “rò rỉ” với lớp nền. Khi
chiều dài của transistor và điện áp cung cấp đƣợc thu nhỏ lại, độ dày cổng oxit phải
đƣợc giảm để duy trì điều khiển cổng có hiệu quả hơn khu vực kênh dẫn. Điều này

13

Chƣơng 2: Cơ sở lý thuyết

sẽ dẩn đến sự gia tăng theo cấp số nhân trong sự rò rỉ cổng do các đƣờng hầm trực
tiếp của các electron thông qua cổng oxit.
2.3.4 Dòng rò dƣới ngƣỡng (ISUB)
Việc rò rỉ dƣới ngƣỡng là do dịng điện thốt ra khỏi nguồn của một transistor
đang hoạt động tại vùng nghịch đảo (inversion) yếu. Khơng giống nhƣ các vùng
nghịch đảo mạnh, trong đó dịng chảy chậm có ảnh hƣởng lớn. Sự dẫn điện dƣới
ngƣỡng là do dòng khuyết tán của những phần tử hạt tải phụ của kênh truyền cho
một thiết bị MOS.
2.4 Công nghệ Low Power
2.4.1 Khái niệm
Low Power là một thuật ngữ dùng để chỉ giảm điện năng tiêu thụ trong vi mạch
số.
2.4.2 Tại sao phải sử dụng Low power
Quản lý điện năng đang trở thành một vấn đề ngày càng cấp bách cho hầu hết
các chủng loại thiết kế vi mạch hiện nay. Những thách thức này ảnh hƣởng đến hầu
hết các thiết kế hệ thống Chip (SoC). Với sự tăng trƣởng bùng nổ thông tin liên lạc
cá nhân, không dây, và điện thoại di động, cũng nhƣ điện tử gia dụng , đến nhu cầu
về tốc độ cao tính tốn và nhiều chức năng phức tạp. Sản phẩm di động ngày nay
khơng chỉ có kích thức nhỏ, tản nhiệt tốt, và trọng lƣợng nhẹ, mà phải cịn có tuổi
thọ pin dài. Vì vậy việc thiết kế tiêu thụ cơng suất thấp là một trong những mối
quan tâm hàng đầu và cấp thiết hiện nay. Hình 2.9 biểu diễn quá trình phát triển của
công nghệ Low Power từ năm 1995 đến nay. Cơng nghệ tái nạp điện tích Power
Gating (PG) đƣợc sử năm 2008. Tuy nhiên, cho đến nay vẫn chƣa có kỹ thuật nào
tốt hơn kỹ thuật Power Gating.

14

Chƣơng 2: Cơ sở lý thuyết

ZSCCMOS
(2003)

MTCMOS
(1995)

SCCMOS
(1998)

Hình 2.9:

BGMOS
(2000)

Multi-sleep
modes
(2006)

Active PG
(2004)

Charge recycling
PG
(2008)

Improvement of basic
power gating

?
(2018)

Q trình phát triển của cơng nghệ Low power

2.5.3 Các công nghệ Low power
-

Clock gating: là một kỹ thuật phổ biến đƣợc sử dụng trong nhiều mạch đồng
bộ để giảm tiêu hao năng lƣợng điện động. Clock gating hoạt động bằng cách
thêm vào các điều kiện cho phép hoạt động và sử dụng chúng nhƣ các cổng
của các clock. Tiết kiệm đáng kể diện tích cũng nhƣ năng lƣợng không đƣợc
sử dụng. Chuyển đổi trạng thái tiêu thụ điện năng. Khi không đƣợc chuyển,
điện năng tiêu thụ chuyển mạch đi về khơng và chỉ có dịng rị phát sinh.

-

Multi Vdd: Công suất động tỷ lệ thuận với nguồn điện. Do đó làm giảm đáng
kể cơng suất tiêu thụ. Tại cùng một thời gian độ trễ của cổng tăng do điện áp
ngƣỡng giảm. Điện áp cao có thể đƣợc áp dụng cho thời gian hoạt động và
điện áp thấp đƣợc áp dụng trong thời gian nghỉ của chip. Tổng hệ thống điện
năng đƣợc duy trì. Các khối khác nhau có nguồn cung cấp điện áp khác nhau
có thể đƣợc tích hợp trong SoC. Điều này làm tăng độ phức tạp của khối
nguồn và cơ cấu các đƣờng dây điện.

-

Multiple Vth: Đa ngƣỡng CMOS (MTCMOS) là một biến thể của công nghệ
chip CMOS trong đó các transistor với nhiều điện áp ngƣỡng (Vth) để tối ƣu
hóa độ chậm trễ hoặc năng lƣợng.

-

Power Gating: Power Gating là một kỹ thuật trong thiết kế mạch tích hợp để
giảm tiêu thụ điện năng bởi việc tắt bớt các dịng của các khối khơng đƣợc sử
dụng. Ngồi ra cơng nghệ này cịn giúp giảm stand-by hay còn gọi là dòng
điện rò trên mạch.

15


Chƣơng 2: Cơ sở lý thuyết

2.5 Công nghệ Power-gating
2.5.1 Tổng quan
Power Gating đƣợc sử dụng để tiết kiệm dòng rò khi hệ thống khơng hoạt động.
Power Gating có ảnh hƣởng đến mạch thiết kế nhiều hơn là sử dụng Clock
Gating. Nó làm tăng thời gian trì hỗn, cũng nhƣ các cổng phải đƣợc đăng nhập và
đăng xuất một cách an toàn. Kiến trúc này giúp cho ta tiết kiệm năng lƣợng rò trong
các chế độ Low power và tiết kiệm năng lƣợng trong việc đăng nhập và thoát khỏi
chế độ này. Việc tắt các khối này có thể đƣợc thực hiện bằng phần cứng hoặc phần
mềm. Phần mềm điều khiển có thể lập lịch cho trình đóng ngắt hoạt động sử dụng
timer của phần cứng.
Nguồn cung cấp điện bên ngoài là một nền tản cơ bản của Power Gating để
giảm một lƣợng lớn dòng rò. Để tắt các khối nhỏ thì chỉ cần một Power Gating
đƣợc gắn bên trong mạch đó. Việc chuyển mạch CMOS cung cấp năng lƣợng điện
cho các mạch đƣợc điều khiển bởi bộ điều khiển Power Gating. Ngõ ra của khối
Power Gating đƣợc xả từ từ. Do đó mức điện áp ngõ ra tốn nhiều thời gian hơn trên
một ngƣỡng điện áp. Điều này dẫn đến dòng ngắn mạch lớn hơn.
Power Gating sử dụng transistor NMOS có dịng rị thấp làm cơng tắc chuyển

mạch chính để ngắt nguồn đến các thiết bị đang ở chế độ ngủ.
Thơng thƣờng, các transistor dịng cao đƣợc sử dụng cho Power Gating, cơng nghệ
này cịn đƣợc gọi là đa ngƣỡng CMOS (MTCMOS).
2.5.2 Các thơng số
a. Kích thƣớc cổng
Kích thƣớc cổng điện phải đƣợc lựa chọn để xử lý lƣợng chuyển đổi hiện tại bất
kỳ thời điểm mà ngƣời thiết kế mơ phỏng. Các cổng phải lớn hơn vì vậy khơng đo
đƣợc điện áp rơi trên cổng. Kích thƣớc cổng đƣợc lựa chọn khoảng ba lần so với
điện dung chuyển đổi. Ngƣời thiết kế cũng có thể lựa chọn giữa PMOS hoặc
NMOS. Thơng thƣờng chân các cổng có xu hƣớng đƣợc thiết kế nhỏ hơn trong

16


Chƣơng 2: Cơ sở lý thuyết

vùng chuyển đổi dòng điện. Cơng cụ phân tích năng lƣợng điện động có thể đo
chính xác dịng chuyển mạch hiện tại và cũng dự đốn kích thƣớc cho cổng.
b. Tốc độ điều khiển của cổng
Trong Power Gating, đây là một tham số quan trọng xác định hiệu quả Power
Gating. Khi tốc độ quay lớn, phải mất nhiều thời gian để tắt và chuyển đổi trên
mạch do đó có thể ảnh hƣởng đến hiệu quả Power Gating. Tốc độ quay đƣợc điều
khiển thơng qua tín hiệu đệm ở cổng điều khiển.
Chuyển đổi điện dung đồng thời: Đề cập đến số lƣợng mạch có thể đƣợc chuyển đổi
cùng lúc mà khơng ảnh hƣởng đến tính tồn vẹn mạng lƣới điện.
c. Cơng suất rị
Khi các cổng sử dụng đƣợc transistor kích hoạt, việc giảm dịng rị là một yếu
tố quan trọng để tiết kiệm tối đa điện năng.
2.6 Công nghệ 45 nm
Những thiết bị trong ngành công nghiệp bán dẫn ra đời ngày càng nhỏ hơn,

nhanh hơn, mạch tích hợp rẻ hơn đã đƣa ngành cơng nghiệp đến công nghệ 45 nm.
Penryn (tên mã), trong họ của bộ vi xử lý Intel 45 nm High-K công nghệ xử lý
silicon cổng kim loại và đƣợc thiết kế để đáp ứng một loạt các ứng dụng mạnh.
Trong thiết kế bóng bán dẫn với việc sử dụng High-K cổng kim loại và cho cách
nhiệt bức tƣờng và chuyển đổi cổng của transistor 45 nm.
Ƣu điểm
-

Khả năng tính tốn nhanh hơn.

-

Hiệu quả năng lƣợng tốt hơn.

-

Ít rị rỉ điện.

-

Dịng kích thích cao.

-

Tăng 20% trong dịng kích thích, hiệu suất bóng bán dẫn cao hơn, gia tăng
gấp đơi mật độ bóng bán dẫn, giảm 30% chuyển đổi dòng trong transistor và
giảm mƣời lần điện rò cổng oxit.

-

Linh hoạt hơn trong thiết kế.

17