BÁO cáo CUỐI kỳ đồ án CHUYÊN NGÀNH điện tử MẠCH ổn áp BOOST ỨNG DỤNG

ĐẠI HỌC ĐÀ NẴNG
TRƯỜNG ĐẠI HỌC BÁCH KHOA

KHOA ĐIỆN TỬ - VIỄN THÔNG
----------

BÁO CÁO CUỐI KỲ

ĐỒ ÁN CHUYÊN NGÀNH ĐIỆN TỬ
MẠCH ỔN ÁP BOOST & ỨNG DỤNG

GVHD:

Th.S Nguyễn Văn Phòng

Thành viên:

Võ Minh Vương - 106170146
Dương Thị Nghị - 106170111

Lớp:

17DT2

Đà Nẵng, tháng 05 năm 2021


LỜI CẢM ƠN
Lời đầu tiên chúng em xin gửi lời cảm ơn chân thành đến các thầy, cô
trong Khoa Điện Tử-Viễn Thông; các thầy, cô trong Trường Đại Học Bách
Khoa, Đại học Đà Nẵng đã nhiệt tình giảng dạy, chỉ dẫn và tạo mọi điều kiện

giúp đỡ chúng em trong quá trình học tập và làm đồ án tốt nghiệp. Đặc biệt
chúng em xin gửi lời tri ân và biết ơn sâu sắc đến thầy Võ Tuấn Minh đã tận tình
giúp đỡ, trực tiếp chỉ bảo, hướng dẫn chúng em trong suốt quá trình làm đồ án tốt
nghiệp. Trong thời gian được thầy hướng dẫn, chúng em không ngừng tiếp thu
thêm nhiều kiến thức bổ ích mà cịn học được tinh thần làm việc cũng như thái
độ nghiên cứu đề tài nghiêm túc, hiệu quả, đây là những điều cần thiết cho chúng
em trong q tình học tập và cơng tác sau này.
Tiếp theo nhóm em xin gửi lời cảm ơn chân thành đến các anh, chị trong
công ty TNHH SYNOPSYS Việt Nam, đặc biệt là anh Nguyễn Phan Duy
Nguyên. Với sự chỉ bảo tận tình của các anh chị trong cơng ty, trong q trình
thực tập, nhóm em đã tích lũy được rất nhiều kinh nghiệm thực tế và kiến thức
chuyên ngành trong môi trường làm việc chuyên nghiệp. Quan trọng hơn là rèn
luyện được ý thức, tác phong, đạo đức và tính kỹ luật, những điều này rất có ích
cho bản thân chúng em trong khoảng thời gian sắp tới sau khi tốt nghiệp để trở
thành một kỹ sư thực thụ.
Đề tài nghiên cứu được thực hiện dựa trên các kiến thức được học ở
trường, các kiến thức thực tế được thầy cô, các anh chị trong công ty chỉ dẫn và
tự tìm hiểu học hỏi qua các trang thơng tin mạng. Do khả năng bản thân cịn
nhiều hạn chế nên khơng tránh khỏi những thiếu sót trong q trình thực hiện
nghiên cứu kính mong sự đóng góp ý kiến thêm của Thầy Cô để đề tài của nhóm
em được hồn chỉnh hơn.
Em xin chân thành cảm ơn.
Đà Nẵng, ngày 24 tháng 2 năm 2022
Sinh viên thực hiện


LỜI CAM ĐOAN
Tôi xin cam đoan đồ án tốt nghiệp “Mạch truyền tín hiệu vi sai điện áp thấp sử
dụng cơng nghệ FinFET” là cơng trình nghiên cứu của tơi. Những phần sử dụng
tài liệu tham khảo trong đồ án đã được nêu rõ trong phần tài liệu tham khảo. Các

số liệu, hình ảnh, thơng tin trong đồ án đều trung thực do tơi tìm hiểu, tham khảo
từ nhiều nguồn tư liệu và tài liệu công ty cung cấp. Đồ án này khơng sao chép
các đồ án đã có từ trước. Nếu phát hiện có bất kỳ sự gian lận nào tơi xin hồn
tồn chịu trách nhiệm và chịu mọi kỷ luật nhà trường đề ra.

Đà Nẵng, ngày 24 tháng 2 năm 2022
Sinh viên thực hiện



DANH SÁCH TỪ VIẾT TẮT

LVDS

Tín hiệu vi sai điện áp thấp (Low Voltage Differential Signal)

TX

Khối truyền (Transmitter)

USB

SNR

Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân và những
thiết bị điện tử tiêu dùng (Universal Serial Bus)
Chuẩn bus ổn định dùng cho các phương tiện giao thông
(Controller Area network)
Tỉ số tín hiệu trên nhiễu (Signal/Noise Ratio)

DRC

Kiểm tra luật thiết kế (Design Rule Check)

LVS

FinFET

Kiểm tra sai lệch giữa thiết kế vật lý và thiết kế nguyên lý
(Layout vs Schematic)
Transitor hiệu ứng trường (Metal-Oxide Semiconductor FieldEffect Transistor)
Transistor hiệu ứng trường vây (Fin Field-Effect Transistor)

NMOS

Transitor hiệu ứng trường loại N

PMOS

Transitor hiệu ứng trường loại P

CMOS
STI

Cơng nghệ chế tạo mạch tích hợp, gồm các PMOS và NMOS
(Complementary Metal-Oxide-Semiconductor)
Cách ly rãnh nông (Shallow trench isolation)

DCD

Chênh lệch chu kì xung (Duty Cycle Distortion)

tpHL
tpLH

Thời gian trễ sườn xuống (Propagation Delay time High to
Low)
Thời gian trễ sườn lên (Propagation Delay time Low to High)

trise

Thời gian sườn lên (Rising Time)

tfall

Thời gian sườn xuống (Falling Time)

CAN

MOSFET


CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI
1.1 Giới thiệu chương
1.2 Tính cấp thiết của đề tài
Ngày nay, công nghệ đang phát triển nhanh đòi hỏi những đổi mới tiên tiến để đáp ứng
cho các ứng dụng có yêu cầu tiêu thụ điện năng thấp và khả năng chống nhiễu cao cho
tốc độ dữ liệu cao. Các ứng dụng như trung tâm dữ liệu siêu quy mô, 5G và ứng dụng
học máy nhằm tổ chức, chuẩn bị và truyền tải lượng lớn thông tin. Theo cách này, điều
quan trọng là phải thiết kế một mạch tích hợp để có thể thực hiện giao tiếp băng thông

cao giữa các chip trên cùng 1 bảng mạch. Đề tài này nhằm mục đích thiết kế bộ phát
(TX) vì nó đóng vai trị quan trọng trong việc truyền tín hiệu.
1.3 Các giải pháp hiện có trên thị trường
Trong các mạch tương tự hoặc mạch kỹ thuật số, có 2 phương pháp truyền thơng tin cơ
bản là: tín hiệu đơn cuối (single-ended signalling) và tín hiệu vi sai (differential
signalling).
Tín hiệu đơn cuối:
- Cấu trúc liên kết single-ended có ưu điểm là cấu trúc đơn giản: một dây mang điện áp
thay đổi đại diện cho tín hiệu, trong khi dây còn lại được nối với điện áp chuẩn,
thường là nối đất.
- Tín hiệu single - ended phải duy trì điện áp tương đối cao để đảm bảo tỷ lệ tín hiệu
trên nhiễu (SNR) thích hợp. Điện áp giao diện phổ biến là 3,3V và 5V.
- Tín hiệu single-ended ít tốn kém hơn để thực hiện so với vi sai, nhưng nó thiếu khả
năng loại bỏ nhiễu gây ra do: sự khác biệt về mức điện áp đất giữa các mạch truyền và
nhận. Cần ít dây hơn để truyền nhiều tín hiệu. Nếu có n tín hiệu, thì có n + 1 dây, một
dây cho mỗi tín hiệu và một dây nối đất.
- Tín hiệu single-ended được sử dụng rộng rãi và có thể được nhìn thấy trong nhiều
tiêu chuẩn truyền phổ biến, bao gồm: giao tiếp nối tiếp RS-232 , I²C, …
Tín hiệu vi sai:
- Là một phương pháp truyền thông tin sử dụng hai đường bổ sung để truyền một tín
hiệu (hai tín hiệu được tạo ra có cực tính trái ngược nhau, và sau đó truyền dữ liệu
tham chiếu hai tín hiệu với nhau).
- Nó cho phép truyền thông tin với điện áp thấp hơn, SNR tốt, cải thiện khả năng miễn
nhiễm với nhiễu do cấu trúc của nó và tốc độ dữ liệu cao hơn.
- Mặt khác, số lượng dây dẫn tăng lên ( Nếu có n tín hiệu thì sẽ sử dụng ít nhất 2n
dây) và hệ thống sẽ cần máy phát và máy thu chuyên biệt thay vì các IC kỹ thuật số
tiêu chuẩn.


- Ngày nay, tín hiệu vi sai là một phần của nhiều tiêu chuẩn, bao gồm LVDS, USB,

CAN, RS-485 và Ethernet.
1.4 Đề xuất sơ bộ
1.4.1 Giải pháp
Nhận thấy khắc phục nhiễu khi truyền tín hiệu đơn dây rất quan trọng, nhóm quyết
định thực hiện đề tài thiết kế mạch truyền tín hiệu vi sai điện áp thấp sử dụng cơng
nghệ FinFET (LVDS). LVDS là giao thức truyền tín hiệu tốc độ cao, khoảng cách xa,
được sử dụng nhiều trong truyền tin nối tiếp. Tín hiệu được truyền đi qua 2 dây và lệch
pha nhau 180 độ. Kiểu truyền này giúp giảm thiểu nhiễu vì nếu nhiễu đánh vào 2 dây
tín hiệu, máy thu sẽ dễ dàng loại bỏ nhiễu vì máy thu chỉ quan tâm tới sự chênh lệch
điện áp giữa 2 dây.
Mạch truyền tín hiệu LVDS sẽ có sơ đồ tổng quát như Hình 1.1:

Hình 1.1 Sơ đồ tổng quát mạch truyền LVDS
Khối Level Shifter làm nhiệm vụ khuếch đại biên độ của tín hiệu đầu vào. Khối Bias
làm nhiệm vụ tạo ra dòng điện phân cực cho các khối Opamp và Output Driver. Khối
Opamp có nhiệm vụ giữ cho điện áp Common mode bằng với điện áp Vref đặt vào.
Khối Output Driver sẽ tạo ra cặp tín hiệu vi sai để truyền đi.
1.4.2 Quy trình thiết kế
Quy trình thiết kế đầy đủ của các khối được tiến hành theo trình tự như Hình 1.2:


Hình 1.2 Quy trình thiết kế
Phần đầu tiên trong quy trình thiết kế là thiết kế mạch nguyên lý và tính tốn kích cỡ
ban đầu của các MOSFET cũng như giá trị các linh kiện trong mạch. Sau đó tiến hành
mô phỏng những chức năng cơ bản để kiểm tra các chức năng đó có hoạt động đúng
hay khơng và sử dụng thiết kế đó để phác thảo vị trí đặt linh kiện. Đồng thời tiến hành
mô phỏng với Pre-layout netlist để kiểm tra kỹ các thông số đặt ra. Nếu chưa đạt được
u cầu sẽ tiếp tục tính tốn, điều chỉnh thông số của mạch cho đến khi đạt yêu cầu sẽ
sử dụng sơ đồ mạch hoàn chỉnh để tiến hành thiết kế vật lý. Sau khi thiết kế vật lý cho
mạch xong thì sẽ sử dụng Post-layout netlist để mô phỏng lại và kiểm tra lại các thông

số của mạch. Nếu khơng đạt thì phải điều chỉnh lại mạch nguyên lý và thiết kế vật lý
của mạch, nếu đã đạt yêu cầu đề ra thì sẽ tiến hành hồn thiện sản phẩm.
1.4.3 Dự kiến kết quả
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET sau khi thiết kế
phải thỏa mãn được các yêu cầu đầu ra được đề cập trong bảng sau:
Đại lượng
VDDQ
VDD
Nhiệt độ
Tần số tín hiệu
Tần số clock
Điện áp ra mức cao

MIN
1.62
0.675
-40
0.925

Yêu cầu
TYP
1.8
0.75
25
2
1
-

MAX
1.98

0.825
125
-

Đơn vị
V
V
°C
Gbps
GHz
V


Điện áp ra mức thấp
Điện áp mức chung (VCM)
1.125
1.2
Điện áp vi sai đầu ra (Vod)
0.25
0.325
Điện trở đầu cuối (Rterm)
80
100
Duty Cycle
45
50
Thời gian trễ
450
Thời gian sườn lên/xuống
25

Dòng tĩnh VDDQ
6
Dòng tĩnh VDD
20
Bảng 1.3 Yêu cầu đầu ra của mạch

1.475
1.275
0.4
120
55
500
30
8
30

V
V
V
Ohm
%
ps
ps
mA
uA

Thiết kế vật lý phải đáp ứng yêu cầu mạch nguyên lý đặt ra và khắc phục được tất cả
các lỗi DRC và LVS.
1.5 Phương pháp đánh giá
Mạch thiết kế sẽ được đánh giá dựa trên các phương pháp sau:

- DC Operating Point: Phương pháp này được sử dụng để xác định vùng làm việc của
các MOSFET và các giá trị như dòng Id, điện áp Vgs, Vds, Vth, Vdsat, ...
- DC Analysis: Phương pháp này được sử dụng để xác định điểm làm việc tĩnh của
mạch. Phân tích các đặc tuyến I-V qua biểu đồ waveform.
- Transient Analysis: Phương pháp này được sử dụng để tính tốn phản ứng của mạch
trong một khoảng thời gian xác định. Thường để xác định các đại lượng trung bình,
thời gian trễ, thời gian khởi động, cơng suất tiêu thụ, ...
- Design Rule Checking (DRC): Phương pháp này được sử dụng để xác minh xem một
thiết kế cụ thể có đáp ứng các ràng buộc do quy trình cơng nghệ áp dụng để sản xuất
như kích thước, chiều rộng tối thiểu, khoảng cách tối thiểu, diện tích tối thiểu hay
không. Kiểm tra DRC đảm bảo thiết kế đáp ứng các yêu cầu của nhà sản xuất chip và
sẽ không dẫn đến lỗi chip.
- Layout Versus Schematic (LVS): Phương pháp này được sử dụng để kiểm tra so sánh
các thiết bị, đường dây tín hiệu bên Layout có khớp với sơ đồ nguyên lý do bên Circuit
cung cấp hay không.
1.6 Kết luận chương


CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
2.1 Giới thiệu chương
2.2 Lý thuyết cơ bản về bán dẫn và CMOS
2.2.1 Các khái niệm cơ bản của bán dẫn
2.2.1.1 Pha tạp bán dẫn
Pha tạp là quá trình thêm một lượng tạp chất rất nhỏ và được kiểm soát tốt vào một
chất bán dẫn. Pha tạp cho phép kiểm soát điện trở suất và các đặc tính khác trên một
loạt các giá trị.
Silic ở trạng thái mạng tinh thể không dẫn điện hoặc dẫn điện yếu do ít các hạt tải điện
tự do.
Đối với silic, các tạp chất pha tạp sẽ thuộc nhóm III và V của bảng hệ thống tuần hoàn
các nguyên tố hóa học.

Bằng cách pha tạp các nguyên tố nhóm V vào tinh thể silicon như photpho, các điện tử
lớp ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 4 liên kết bền vững và
1 liên kết yếu, liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra khỏi các liên kết,
hình thành nên các electron tự do, và vị trí mà mất electron được gọi là các lỗ trống.
Và hình thành nên chất bán dẫn loại N, trong chất bán dẫn loại N, electron là các hạt
mang điện đa số.
Bằng cách pha tạp các nguyên tố nhóm III vào tinh thể silicon như Bo, các điện tử lớp
ngồi cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 3 liên kết bền vững và 1
liên kết yếu (do thiếu 1 electron), liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra
khỏi các liên kết. Và hình thành nên chất bán dẫn loại P, trong chất bán dẫn loại P,
electron là các hạt mang điện thiểu số.
2.2.1.2 Độ linh động hạt tải điện
Độ linh động của hạt tải điện đặc trưng cho việc hạt tải điện có thể di chuyển nhanh
như thế nào trong kim loại hoặc chất bán dẫn khi bị kéo bởi điện trường.
Độ linh động của hạt tải điện nói chung là cả độ linh động của electron và lỗ trống.
Độ linh động của electron lớn hơn độ linh động của lỗ trống
Độ linh động của sóng mang được xác định bằng phương trình:
v d=μE

Trong đó:
E là độ lớn của điện trường tác dụng lên vật liệu.
v dlà độ lớn vận tốc trôi của electron.

μ là độ linh động của electron.


Thông thường, vận tốc trôi của điện tử trong vật liệu tỷ lệ thuận với điện trường, có
nghĩa là độ linh động của điện tử là một hằng số (không phụ thuộc vào điện trường).
Tuy nhiên sẽ không đúng khi điện trường rất lớn, độ linh động phụ thuộc vào điện
trường.

Các giá trị linh động thường được trình bày dưới dạng bảng hoặc biểu đồ. Tính chuyển
động cũng khác nhau đối với các điện tử và lỗ trống trong mỗi vật liệu.
2.2.1.3 Dịng điện trong bán dẫn
Dịng điện tích qua vật liệu bán dẫn có hai dạng là trơi và khuếch tán.
Dòng điện thực chạy qua vật liệu bán dẫn có hai thành phần là dịng điện trơi và dịng
điện khuếch tán.
Dịng điện trơi: được định nghĩa là dịng điện chạy qua do chuyển động của các hạt tải
điện dưới tác dụng của điện trường ngồi.
Dịng khuếch tán: các hạt mang điện tích có xu hướng di chuyển từ vùng có nồng độ
cao hơn đến vùng có nồng độ thấp hơn của các hạt mang điện tích cùng loại.

Hình 2.1 Dịng trơi và dịng khuếch tán
2.2.1.4 Tiếp giáp P-N
Khi đặt hai loại bán dẫn loại P và bán dẫn loại N tiếp xúc với nhau, sẽ hình thành nên
tiếp giáp PN tại mặt giao nhau.


Hình 2.2 Tiếp giáp P-N
Khơng phân cực:
- Trong tiếp giáp PN, khơng có điện áp đặt bên ngồi, một điều kiện cân bằng đạt được
trong đó hiệu điện thế được hình thành trên đường giao nhau.
- Các điện tử từ vùng N gần mặt phân cách PN có xu hướng khuếch tán vào vùng P để
lại các nguyên tử mất các electron tạo nên ion mang điện tích dương gần lớp tiếp giáp
trong vùng N và các nguyên tử bên vùng P nhận các electron hình thành nên các ion
âm gần lớp tiếp giáp.
- Tại gần đường tiếp giáp, hình thành nên vùng nghèo, nơi chỉ có ion âm và dương,
thiếu các hạt mang điện tự do.

Hình 2.3 Tiếp giáp P-N trong vùng không phân cực

- Điện trường được tạo trong vùng nghèo do ion dương và âm, chống lại quá trình
khuếch tán của electron.
- Electron vẫn tiếp tục khuếch tán qua loại P, hiện tượng khuếch tán sẽ dừng lại khi có
một dịng trơi, do lực kéo của điện trường, chống lại sự khuếch tán của electron. Tại
trạng thái cân bằng, dòng khuếch tán bằng dịng trơi.
Phân cực thuận:
- Cấp 1 điện áp ngồi vào lớp tiếp giáp PN. Loại P được nối với cực dương và loại N
được nối với cực âm của nguồn. Điện thế dương đặt vào vật liệu loại P hút các elctron
về nguồn, trong khi điện thế âm đặt vào vật liệu loại N đẩy các electron. Làm cho độ
rộng vùng nghèo bị suy giảm. Tạo điều kiện thuận lợi cho dịng khuếch tán chạy qua
dễ dàng.

Hình 2.4 Tiếp giáp P-N phân cực thuận
Phân cực ngược:
- Cấp 1 điện áp ngoài vào lớp tiếp giáp PN, loại P được kết nối với cực âm và loại N
được kết nối với cực dương. Vì vùng loại N được kết nối với cực dương, các electron
cũng sẽ bị kéo về nguồn, tách ra khỏi các nguyên tử, để lại nhiều ion dương, còn bên
loại P,cực âm sẽ đẩy các eletron vào, tạo nên nhiều ion âm. Điều này làm mở rộng
vùng nghèo và tăng điện trường, tăng điện thế rào cản tại đây. Khiến dịng khuếch tán
đi qua khó khan.


Hình 2.5 Tiếp giáp P-N phân cực ngược
- Khi tăng điện áp ngoài lên càng lớn, làm cho độ rộng vùng nghèo tăng lên, rào thế
càng lớn. Ngăn dòng khuếch tán, làm khơng xuất hiện dịng điện.
Dịng điện trong bán dẫn ở vùng phân cực ngược:

[

i D =I S e

vD
nV T

]

−1 ≅ I S [ 0−1 ] ≅−I S

Dòng điện trong bán dẫn lúc không phân cực:
i D =I S [e

vD
nVT

−1]≅ I S [ 1−1 ] ≈ 0

Dòng trong bán dẫn lúc phân cực thuận:

[

i D =I S e

vD
nV T

Trong đó: I Slà dịng điện bão hịa ngược.

]

−1 ≅ I S . e

vD
nVT


Hình 2.6 Biểu đồ dịng điện trong bán dẫn theo điện áp
2.2.2 CMOS cơ bản
2.2.2.1 Đặc điểm của tụ MOS
Điểm quan trọng của MOSFET là cấu trúc tụ điện MOS được mơ tả trong Hình 2.7:

Hình 2.7 Cấu trúc tụ MOS trên đế loại p
Tụ điện MOS được sử dụng để tạo ra điện tích góp phần hình thành tiến trình kênh ở
mặt phân cách giữa chất bán dẫn và oxit.
Một vật liệu có điện trở suất thấp, như nhơm hoặc poly-silicon pha tạp nhiều được sử
dụng để tạo thành điện cực trên cùng của tụ điện MOS. Điện cực đầu tiên này của tụ


điện MOS được gọi là cổng (G) và điện cực thứ hai của tụ điện MOS là chất nền hoặc
phần thân - vùng bán dẫn. Điơxít silic được chọn để tạo ra một lớp cách điện mỏng
cách ly cổng khỏi chất nền hoặc thân vì nó là chất cách điện ổn định, chất lượng cao,
dễ dàng hình thành bằng quá trình oxy hóa nhiệt của chất nền silicon. Khả năng hình
thành chất cách điện chất lượng cao ổn định này là một trong những lý do cơ bản
khiến silicon là vật liệu bán dẫn chiếm ưu thế hiện nay. Vùng bán dẫn có thể là loại n
hoặc p.
Chất bán dẫn tạo thành điện cực dưới cùng của tụ điện thường có điện trở suất đáng kể
và nguồn cung cấp lỗ trống và điện tử hạn chế. Bởi vì chất bán dẫn do đó có thể bị cạn
kiệt các hạt tải điện, điện dung của cấu trúc này là một hàm phi tuyến của điện áp.
2.2.2.2 Cấu trúc MOSFET
MOSFET gồm có 4 cực: cực G (gate), cực S (Source), cực B (body), và cực D (Drain).

Nếu dựa vào cấu tạo thì S & D có cầu tạo giống nhau và đối xứng nhau, chỉ phân biệt
được khi có một nguồn điện áp cấp vào. Thông thường, cực đế được nối với cực
nguồn, còn cực máng được nối với nguồn điện áp dương. Đối với MOSFET kênh p,
cực máng được nối với nguồn điện áp âm.

Hình 2.8 Cấu trúc của NMOS và ký hiệu
Các thông số quan trọng của MOSFET:
L đại diện cho chiều dài kênh, được đo theo hướng của dòng điện trong kênh.
W là chiều rộng kênh, được đo vuông góc với hướng của dịng điện.
Tox: Độ dày của lớp oxit
Các thơng số kích thước nêu trên ảnh hưởng đến các tính chất về điện của mosfet, và
được sử dụng trong thiết kế vi mạch.
2.2.2.3 Nguyên lý hoạt động MOSFET
Khi 0 < VGS < VTN:
- Các lỗ trống ở vùng bán dẫn nằm dưới lớp oxit bị đẩy ra xa, để lại các ion nguyên tử
nhận, hình thành vùng nghèo dưới lớp oxit.


- Các vùng nghèo dưới lớp oxit và của các tiếp giáp hợp lại với nhau, làm cho khơng
có dịng giữa cực nguồn và cực máng.
Khi VGS ≥ VTN:
- Các điện tử trong bán dẫn p và vùng n+ bị hút về phía dưới bề mặt lớp oxit, tạo nên
kênh n (lớp đảo) nối cực nguồn và cực máng.
- Nếu đặt nguồn điện áp giữa cực nguồn và cực máng, sẽ tạo ra dòng chạy từ cực
máng, qua kênh và về cực nguồn.
2.2.2.4 Vùng hoạt động và đặc tuyến I-V
MOSFET có 3 vùng hoạt động phụ thuộc vào mối quan hệ giữa VGS và VDS:
Vùng ngắt:
- Vùng ngắt tương ứng với điện áp V GS - Khi đó, khơng có kênh nối liền cực máng và cực nguồn nên khơng có dịng chạy qua

MOSFET.

Hình 2.9 NMOS trong vùng ngắt
Vùng tuyến tính:
- Vùng tuyến tính tương ứng với V GS ≥V th và V DSnhỏ.
- Khi đó, kênh được hình thành, nối liền cực nguồn và cực máng.
- Điện áp dương V DS giữa cực D và S sẽ tạo dịng máng iD chạy qua kênh. Do lớp ơ-xít
cách điện nên iG ≈ 0. Ngoài ra, các tiếp giáp B-S và B-D phân cực ngược nên iB ≈ 0.
Do đó, iD = iS.


Hình 2.10 NMOS trong vùng tuyến tính
- Kênh nối cực D và cực S được xem như một điện trở.
- Khi V GS ≥V th và V DSnhỏ, MOSFET kênh n hoạt động trong vùng tuyến tính.

Hình 2.11 Kênh nối S và D được xem như điện trở
- Khi điện áp V GS - Khi điện áp V GS ≥V th, kênh được hình thành và có dịng máng iD chạy qua kênh.
- Nếu giữ điện áp V DSkhông đổi và tăng V GS, kênh sẽ càng giàu điện tử nên dòng máng
iD tăng.


Hình 2.12 Sự thay đổi của Id theo Vgs
- Nếu giữ V GS không đổi và tăng điện áp V DS thì dịng iD tăng tuyến tính.
- Độ dốc của đặc tuyến iD − vDS chính bằng nghịch đảo điện trở giữa cực máng và
cực nguồn Ron (bao gồm kênh): tanα=

iD
1
=

.
v DS R on

Hình 2.13 Độ dốc đặc tuyến Id – Vds

Hình 2.14 Đặc tuyến Id – Vds tăng khi Vgs tăng


Vùng bão hòa:
- Xét một điểm bất kỳ trên kênh cách cực nguồn một khoảng x.
- Gọi L là độ dài của kênh; điện áp tại cực cửa và cực máng lần lượt là VG và VD.
- Điện áp vx giữa một điểm trên kênh so với cực nguồn tăng dần về phía cực máng D.
- Điện áp vGx giữa cực cửa và một điểm trên kênh giảm dần về phía cực máng D.

Hình 2.15 Xét một điểm x bất kỳ trên kênh dẫn

Hình 2.16 Điện áp Vx tăng khi x càng gần D

Hình 2.17 Điện áp VGx giảm khi x càng gần D
- Do điện áp vGx giữa cực cửa và một điểm trên kênh giảm dần về phía cực máng D
nên độ dày của kênh giảm dần về phía cực máng.
- Điều kiện để tạo nên kênh: V Gx >V th


- Nếu giữ VGS khơng đổi và tăng vDS thì đến một giá trị điện áp VDS sao cho điện áp
VGD bắt đầu nhỏ hơn điện áp ngưỡng thì kênh sẽ bị mất tại cực máng. Hiện tượng này
được gọi là thắt kênh (pinch-off).

Hình 2.18 Hiện tượng thắt kênh tại cực D
- Điện áp vDS tại đó xảy ra thắt kênh tại cực máng được ký hiệu là V DSAT :

V GD =V GS−V th =V th
V DSAT ¿ V GS−V th

- Nếu tiếp tục tăng VDS thì điểm kế tiếp cực máng sẽ có điện áp VGx giảm xuống
bằng VTN và kênh bị thắt:
V Gx =V GS −V xp .o=V th
V xp.o =V GS−V th

- Như vậy, khi điện áp V DS tăng điểm thắt kênh sẽ dịch chuyển dần về phía cực nguồn.
- Điện áp giữa điểm thắt kênh bất kỳ và cực nguồn S là không đổi:
V xp.o =V GS−V th

- Khi điện tử dịch chuyển đến điểm thắt kênh sẽ được điện trường tiếp xúc của vùng
nghèo của tiếp giáp B-D cuốn sang cực máng D, sinh ra dòng iD.
- Khi bắt đầu xảy ra hiện tượng thắt kênh tại cực máng, MOSFET bắt đầu hoạt động
trong vùng bão hịa và dịng máng xem như khơng đổi.
- MOSFET hoạt động trong vùng bão hòa khi vDS đủ lớn và thỏa mãn điều kiện:
V DS ≥ V GS −V th


Hình 2.19 Khi Vds tăng, điểm thắt kênh dịch về phía cực nguồn
Đặc tuyến iD − vDS của MOSFET được phân thành 3 vùng:
- Vùng ngắt: V GS - Vùng tuyến tính: V DS - Vùng bão hịa: V DS ≥ V GS −V th

Hình 2.20 Đặc tuyến I-V của MOSFET
2.2.2.5 Hiệu ứng thứ cấp
Có 3 hiệu ứng quan trọng: hiệu ứng lớp nền, điều chế độ dài kênh và dẫn truyền dưới
ngưỡng. Những tác động thứ cấp này có thể khơng đáng kể trong các thiết kế mạch kỹ

thuật số, nhưng chúng có tác động đáng kể đến các mạch tương tự.
Hiệu ứng lớp nền:


- Với v SB=0 , MOSFET hoạt động như thể nó là một thiết bị ba đầu cuối. Tuy nhiên,
nhiều mạch, đặc biệt là trong các IC, trong đó phần lớn và nguồn của MOSFET phải
được kết nối với các điện áp khác nhau để v SB ≠ 0 . Khi v SB >0, chiều rộng suy giảm của
tiếp giáp P-N giữa nguồn và chất nền tăng lên, điều này làm cho việc tạo kênh với
cùng một VGS trở nên khó khăn hơn và giảm độ sâu kênh một cách hiệu quả. Hiệu
ứng cơ thể có tác động lớn đến điện áp ngưỡng và có thể được mơ hình hóa bằng:
V TN =V ¿ + γ ¿

Trong đó:
𝛾: tham số hiệu ứng lớp nền(√V)
2∅F: Tham số tiềm năng bề mặt (V)

Hình 2.21 Sự thay đổi diện tích vùng nghèo khi có hiệu ứng lớp nền
Điều chế độ dài kênh:
- Khi MOSFET đi vào vùng bão hòa V DS >V GS−V TN kênh bị chụm lại trước khi tiếp xúc
với cống.

Hình 2.22 Điều chế độ dài kênh
- Chiều dài thực của kênh điện trở được cho bởi L = LM -ΔL. Khi V DS tăng lên trên
V DSSAT , chiều dài của vùng kênh cạn kiệt L cũng tăng, và giá trị hiệu dụng của L giảm.
Việc điều chế độ dài kênh có tác động đáng kể đến dịng tiêu mà dòng tiêu tăng khi
VDS tăng. Dòng xả bị ảnh hưởng bởi điều chế độ dài kênh có thể được mơ hình hóa:
I D=

'

KnW
¿
2 L

Trong đó: λ được gọi là hệ số điều chế độ dài kênh.


Dẫn truyền dưới ngưỡng:
- Trong mơ hình MOSFET, định rằng dịng điện chạy từ nguồn để thốt ra chỉ khi
vGS> VTN, nhưng trên thực tế, việc hình thành kênh là một hiệu ứng dần dần, do đó,
ngay cả khi vGS nhỏ chạy từ cống đến nguồn. Tác động làm tăng đáng kể điện năng tiêu thụ.

Hình 2.23 Sự dẫn dưới ngưỡng
2.3 FinFET
Kể từ khi định luật Moore do Gordon Moore đưa ra tiên đoán về tốc độ phát triển số
lượng thành phần bóng bán dẫn (transistor) trong các mạch tích hợp ngày càng nhanh
hơn và rẻ hơn theo thời gian. Sau hơn 50 năm kể từ khi định luật Moore được đưa ra,
kích thước những transistor đã phát triển nhanh đến mức gần như chạm đến kích thước
giới hạn vật lý.
Trước đó, các transistor trong các bộ vi xử lý vẫn còn là những cấu trúc phẳng (planer)
được tạo ra trên bề mặt của tấm silicon. Mỗi transistor (FET – field-effect transistor)
có một cực source, một cực drain, một kênh dẫn (channel) nối cực source và cực drain,
và một cực gate nằm bên trên kênh dẫn để điều khiển dòng điện chạy qua kênh dẫn.
Trong cấu trúc phẳng này, chỉ có cực gate và một lớp điện môi mỏng nằm giữa cực
gate và kênh dẫn là nằm bên trên tấm silicon.


Hình 2.24 FinFET
Mãi cho đến 10 năm gần đây, các nhà sản xuất bắt đầu rời bỏ nền tảng công nghệ

transistor phẳng. Công nghệ transistor mới này, thường được gọi là FinFET, sẽ giải
quyết một trong những vấn đề chính khi thu nhỏ các con transistor truyền thống: dòng
rò (leakage current). Transistor càng nhỏ thì khả năng điều tiết của cực gate càng yếu
và dòng điện dễ dàng rò qua kênh dẫn ngay cả khi mà transistor phải ở trong trạng thái
không dẫn điện. Các nhà sản xuất đã thiết kế transistor mới với một kênh dẫn nhô lên
khỏi bề mặt tấm silicon giống như một cái vây cá (fin) và điều khiển kênh dẫn này
bằng một cực gate bao phủ 3 mặt của kênh dẫn thay vì chỉ một mặt như trong các
transistor truyền thống. Công nghệ transistor FinFET này cho phép các nhà sản xuất
chíp tiếp tục thu nhỏ các transistor để tăng tốc độ mà không bị rò rỉ năng lượng.
2.4 Các hiệu ứng cơ bản trong thiết kế mạch vật lý CMOS
2.4.1 Định nghĩa
Layout là cách sắp xếp các phần của một tổng thể một cách hợp lý. Trong điện tử,
Layout là cách sắp xếp các linh kiện điện tử trên Board mạch và kết nối chúng với
nhau bằng các đường dây kim loại. Trong thiết kế vi mạch, Layout là sắp xếp linh kiện
và vẽ ra các lớp mặt nạ đại diện cho các lớp trên vi mạch như Metal, Poly, …

Hình 2.25 Layout của cổng Inverter
2.4.2 Các vấn đề lưu ý trong Layout