Thiết kế mạch số dùng HDL-Chương 2: Thiết kế mạch luận lý tổ hợp docx

2009
dce
Thiếtkế mạch số dùng HDL
Thiết

kế

mạch

số

dùng

HDL
Chương 2: Thiết kế mạch luận lý tổ hợp
0
09
Nội dung chính
n
g 2
0
•Luận lý tổ hợp và đại số Boole
•
Qui tắctốigiản đạisố Boole
eeri
n
•
Qui

tắc

tối

giản

đại

số

Boole
•Biểu diễn mạch luận lý tổ hợp
ể
E
ngin
• Đơn giản hóa bi
ể
u thức Boole
• Glitch và Hazard
ter
E
•Các khối cơ bản cho thiết kế luận lý
o
mpuC
o
©2009, Pham Quoc Cuong
2
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0

09
Nội dung chính
n
g 2
0
•Luận lý tổ hợp và đại số Boole
•
Qui tắctốigiản đạisố Boole
eeri
n
•
Qui

tắc

tối

giản

đại

số

Boole
•Biểu diễn mạch luận lý tổ hợp
ể
E
ngin
• Đơn giản hóa bi
ể

u thức Boole
• Glitch và Hazard
ter
E
•Các khối cơ bản cho thiết kế luận lý
o
mpuC
o
©2009, Pham Quoc Cuong
3
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Mạch tổ hợp – mạch tuần tự
n
g 2
0
• Combinational circuit
 Trạng thái ngõ ra của
Cbiti l
y1
b
a
eeri
n
mạch tại thời điểm t chỉ
phụ thuộc vào trạng thái

ngõ vào tạithời điểm
t
C
om
bi
na
ti
ona
l
Logic
c
d
y2
y3
E
ngin
ngõ

vào

tại

thời

điểm

t
• Sequential circuit

Trạng thái ngõ ra phụ

a
ter
E
Trạng

thái

ngõ

ra

phụ

thuộc vào “lịch sử” ngõ
ra và ngõ vào hiện tai
Sequential
Circuit
y1
b
c
a
y2
o
mpu
Circuit
y3
C
o
©2009, Pham Quoc Cuong
4

Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Điện áp nguồn
n
g 2
0
• GND = 0V
•
Năm 1980 V
=5V
eeri
n
•
Năm

1980

V
DD
=

5V
•V
DD
ngày càng giảm trong các bộ xử lý hiện
đại

E
ngin
đại
 V
DD
cao làm hư các Transistor
ấ ế
ter
E
 V
DD
th
ấ
p ti
ế
t kiệm năng lượng
•V
DD
= 3.3, 2.5, 1.8, 1.5, 1.2, 1.0,…
o
mpuC
o
©2009, Pham Quoc Cuong
5
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09

Transistor
n
g 2
0
• nMos
eeri
n
E
ngin
• pMos
ter
E
o
mpuC
o
©2009, Pham Quoc Cuong
6
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Công nghệ CMOS
nMos
n
g 2
0
• Complementary metal-
oxide semiconductor

nMos
Pull-up
network
It
eeri
n
• Output của các cổng
CMOS luôn là 0 hoặc 1
pMos
Output
I
npu
t
E
ngin
pMos
Pull-down
network
ter
E
o
mpu
In ert gate
NAND gate
C
o
©2009, Pham Quoc Cuong
7
Advanced Digital Design with the Verilog HDL –
cha

p
ter 2
In
v
ert

gate
NAND

gate
NOR gate
0
09
Song song và nối tiếp
n
g 2
0
• nMOS: 1 = ON
•
p
M
OS
:
0
=
O
N
• Nối tiếp (Series): cả hai
transistor phải đóng (ON)
eeri

n
pOS0 O
• Song song (Parallel): một
trong 2 transistor đóng
E
ngin
a
a
g1
g2
0
0
a
0
1
a
1
0
a
1
1
a
a
g1 g2
0
0
a
0
a
1

a
1
101
ter
E
(a)
b
b
0
b
1
b
0
b
1
OFF OFF OFF ON
a
a
a
a
(c)
b
b
OFF ON ON ON
b b b
o
mpu
a
b
a

g1
g2
0
0
a
0
1
a
1
0
a
1
1
a
b
0
0
a
b
0
a
b
1
a
b
1101
a
b
g1 g2
C

o
©2009, Pham Quoc Cuong
8
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
(b)
b
bbbb
ON OFF OFF OFF
(d) ON ON ON OFF
b
b
b
b
0
09
Quy tắc “Conduction Complement”
n
g 2
0
•Các cổng CMOS luôn sinh ra giá trị 1/0
•Ví
dụ
: NAND
eeri
n
dụ
 Nối tiếp ở nMOS: Y=0 khi và chỉ khi cả hai ngõ nhập là 1

 Và Y=1 khi có một ngõ nhập là 0
E
ngin
 Mắc song song các transistor pMOS
ắ
A
B
Y
ter
E
•Quy t
ắ
c “Conduction Complements”
 Mạng kéo lên (pull-up) là “đối nghịch” với mạng kéo xuống
(pull
down)
B
o
mpu
(pull
-
down)
 Song song → Nối tiếp, Nối tiếp → Song song
C
o
©2009, Pham Quoc Cuong
9
Advanced Digital Design with the Verilog HDL –
cha
p

ter 2
0
09
CMOS Inverter
n
g 2
0
eeri
n
AY
0
V
DD
E
ngin
1
A
Y
ter
E
A
Y
o
mpu
GND
AY
C
o
©2009, Pham Quoc Cuong
10

Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS Inverter
n
g 2
0
eeri
n
AY
0
V
DD
E
ngin
10
A
=
1
Y
=
0
OFF
ter
E
A
1

Y
0
ON
o
mpu
GND
AY
C
o
©2009, Pham Quoc Cuong
11
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS Inverter
n
g 2
0
eeri
n
AY
01
V
DD
E
ngin
10

A
=
0
Y
=
1
ON
ter
E
A
0
Y
1
OFF
o
mpu
GND
AY
C
o
©2009, Pham Quoc Cuong
12
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NAND Gate
n

g 2
0
A
B
Y
eeri
n
A
B
Y
00
Y
E
ngin
01
10
A
Y
ter
E
11
B
o
mpuC
o
©2009, Pham Quoc Cuong
13
Advanced Digital Design with the Verilog HDL –
cha
p

ter 2
0
09
CMOS NAND Gate
n
g 2
0
A
B
Y
eeri
n
A
B
Y
001
Y=
1
ON
ON
E
ngin
01
10
A=0
Y=
1
OFF
ter
E

11
B=0
OFF
o
mpuC
o
©2009, Pham Quoc Cuong
14
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NAND Gate
n
g 2
0
A
B
Y
eeri
n
A
B
Y
001
Y=
1
OFF

ON
E
ngin
011
10
A=0
Y=
1
OFF
ter
E
11
B=1
ON
o
mpuC
o
©2009, Pham Quoc Cuong
15
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NAND Gate
n
g 2
0
A

B
Y
eeri
n
A
B
Y
001
Y=
1
ON
OFF
E
ngin
011
101
A=1
Y=
1
ON
ter
E
11
B=0
OFF
o
mpuC
o
©2009, Pham Quoc Cuong
16

Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NAND Gate
n
g 2
0
A
B
Y
eeri
n
A
B
Y
001
Y=
0
OFF
OFF
E
ngin
011
101
A=1
Y=
0

ON
ter
E
110
B=1
ON
o
mpuC
o
©2009, Pham Quoc Cuong
17
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
CMOS NOR Gate
n
g 2
0
A
B
Y
eeri
n
A
B
Y
001

A
E
ngin
010
100
B
Y
ter
E
110
Y
o
mpuC
o
©2009, Pham Quoc Cuong
18
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
3-input NAND Gate
n
g 2
0
• Y là 0 nếu TẤT CẢ ngõ vào là 1
•
Ylà1nếuTỒNTẠIngõvàolà0
eeri

n
•
Y

là

1

nếu

TỒN

TẠI

ngõ

vào

là

0
E
ngin
A
Y
ter
E
A
B
o

mpu
C
C
o
©2009, Pham Quoc Cuong
19
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Thiết kế cổng CMOS
n
g 2
0
•Ví dụ:

Bằng công nghệ CMOS hãy vẽ cấutạo transistor
eeri
n
Bằng

công

nghệ

CMOS

hãy

vẽ

cấu

tạo

transistor

của cổng NOR 4 ngõ vào (4-inputs NOR gate)
E
ngin
A
B
ter
E
C
D
o
mpu
D
Y
C
o
©2009, Pham Quoc Cuong
20
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2

0
09
Thiết kế cổng CMOS
n
g 2
0
•Ví dụ (sinh viên tự làm):

Bằng công nghệ CMOS hãy vẽ cấutạo transistor
eeri
n
Bằng

công

nghệ

CMOS

hãy

vẽ

cấu

tạo

transistor

của cổng NAND 4 ngõ vào (4-inputs NAND gate)

E
nginter
E
o
mpuC
o
©2009, Pham Quoc Cuong
21
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Các cổng kết hợp (compound)
n
g 2
0
• Các cổng kết hợp (Compound gates) có thể biểu diễn bất kỳ
hàm đảo (not) nào bất kỳ
eeri
n
E
nginter
E
o
mpuC
o
©2009, Pham Quoc Cuong
22

Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09
Compound Gates
n
g 2
0
• Step to construct single-stage combinational CMOS logic
cell
1
Draw a schematic icon with an inversion (bubble) on the last cell
eeri
n
1
.
Draw

a

schematic

icon

with

an

inversion

(bubble)

on

the

last

cell

(the bubble-out schematic). Use de Morgan’s theorems —“A NAND
is an OR with inverted inputs and a NOR is an AND with inverted
inputs”—to push the output bubble back to the inputs (this the dual
E
ngin
icon or bubble-in schematic).
2. Form the n -channel stack working from the inputs on the bubble-out
schematic: OR translates to a parallel connection, AND translates to
a series connection If you have a bubble at an input you need an
ter
E
a

series

connection
.
If

you

have

a

bubble

at

an

input
,
you

need

an

inverter.
3. Form the p -channel stack using the bubble-in schematic (ignore the
inversions at the inputs
—
the bubbles on the gate terminals of the p
-
o
mpu
inversions

at

the

inputs
the

bubbles

on

the

gate

terminals

of

the

p

channel transistors take care of these). If you do not have a bubble
at the input gate terminals, you need an inverter (these will be the
same input gate terminals that had bubbles in the bubble-out
schematic)
C
o

©2009, Pham Quoc Cuong
23
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
schematic)
.
0
09
Compound Gates
n
g 2
0
eeri
n
E
nginter
E
o
mpuC
o
©2009, Pham Quoc Cuong
24
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
0
09

Example: AOI22
n
g 2
0
•Y =
)()( DCBA 
eeri
n
A
B
C
D
A
B
C
D
E
ngin
ABCD
A
B
CD
(a) (b)
ter
E
A
B
DC
(c)
(d)

o
mpu
A
B
C
D
B
Y
A
A
C
B
D
Y
(f)
C
o
©2009, Pham Quoc Cuong
25
Advanced Digital Design with the Verilog HDL –
cha
p
ter 2
B
D
(e)
(f)