xu ly tin hieu so fpga hoang trang dsp fpga bt on thi hk ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA
GVPT: Hồ Trung Mỹ
Bài tập ôn thi học kỳ – AY1112-S2

.c
om

1. Cho trước datapath sau:

cu

u

du
o

ng

th

an

co

ng

Giả sử các bộ mux có trì hỗn là 5ns, các bộ cộng và shifter có trì hỗn là 10 ns, các bộ nhân có trì hỗn là
20 ns và dây dẫn có trì hỗn là 2ns. Hãy tìm
a) Đường tới hạn của datapath này?
b) Tần số xung nhịp hệ thống của datapath này?

c) Các sửa đổi để datapath mới có tần số xung nhịp cao hơn?
2. (Ch4. Prob 4) Xét cấu trúc bộ lọc trực giao bậc 6 được cho trong hình 4.18. Tất cả các phép toán trong cấu
trúc này là các phép toán xoay CORDIC (Coordinate Rotation Digital Computer) trực giao. Giả sử mỗi phép
tốn xoay cần T giây. Hãy tính:
a) Giới hạn lặp của bộ lọc này?
b) Đường tới hạn của bộ lọc này?
c) Tạo đường ống (Pipeline) và/hoặc tái định thì (retime) cấu trúc lọc này để đạt được đường tới hạn là 2T

Hình 4.18 Bộ lọc trực giao bậc sáu.
3. Hãy unfold các DFG sau với hệ số unfolding được cho kế bên hình:

DSP_FPGA–BT ơn thi HK–AY1112-S2–trang 1/4
CuuDuongThanCong.com

/>

ng

.c
om

4. Xét bộ cộng nối tiếp 8 bit trong hình sau (n=8):

du
o

ng

th

an

co

a) Ở phase 8l+0, thanh ghi D được khởi trị là 0. Ở các phase 8l+u (u=1,..,7), tín hiệu nhớ được truyền qua
thanh ghi D. Hãy vẽ DFG của mạch này.
b) Hãy vẽ lại mạch cộng này dùng kỹ thuật unfolding với hệ số unfolding J là 4.
5. Xét DFG trong hình sau với thời gian cần cho mỗi phép tốn là T:

cu

u

a) Tốc độ mẫu cực đại có thể đạt được trong hệ thống này là bao nhiêu? (chú ý: tốc độ mẫu = 1/đường tới
hạn)
b) Đặt các thanh ghi tạo đường ống tại các tập cắt thuận thích hợp (feed-forward cutset) để cho tốc độ mẫu
của hệ xấp xỉ bằng 1/2T. Khi đó cần thêm bao nhieu thanh ghi nữa?
6. Xét bộ lọc mạng (lattice filter) trong hình sau:

DSP_FPGA–BT ơn thi HK–AY1112-S2–trang 2/4
CuuDuongThanCong.com

/>

th

an

co

ng

.c
om

Các phép toán nhân được ánh xạ thành bộ nhân pipeline 2 tầng (thời gian tính tốn là 2 t.u.). Các phép toán
cộng được thực thi trên bộ cộng pipeline 1 tầng (thời gian tính tốn là 1 t.u.). Sử dụng tập gấp (folding set) sau:
SA1 = {A2,A1}
SA2 = {A3,A4}
SM1 = {M1,M2}
SM2 = {M3,M4}
SM3 = {—,M5}
a) Tìm đường tới hạn của hình trên.
b) Thực hiện pipeline cho hình trên sao cho đường tới hạn là 3 t.u. Tổng các thanh ghi cần sử dụng là bao
nhiêu?
c) Thực hiện gấp (folding) bộ lọc này với tập gấp (folding set) cho trước.
d) Phân tích thời gian sống và tái cấp phát các thanh ghi dùng giải thuật thuận-nghịch.
e) Vẽ lại cấu trúc được gấp sau khi tối thiểu các thanh ghi.
7. Thiết kế mạch lọc FIR có 4 tap với hệ số là {1.25,2.5,-2.75,-0.25} bằng HDL (VHDL hay Verilog)
a) Với dạng bộ lọc trực tiếp.
b) Với dạng chuyển vị.
c) Với cải tiến dùng mã CSD
8. Thiết kế mạch lọc FIR có các hệ số là {4, 3 ,2} bằng số học phân bố và hiện thực với HDL (VHDL hay
Verilog).
9. Thiết kế mạch lọc FIR có các hệ số là {4, –3 ,2} bằng số học phân bố có dấu và hiện thực với HDL (VHDL
hay Verilog).
10. (Ch4. Prob 1) Xét bộ lọc số trong hình 4.15. Giả sứ phép tốn nhân cần 20 ns và phép tốn cộng cần 8 ns.

cu

u

du
o

ng

Hình 4.15
a) Tính giới hạn lặp của bộ lọc này bằng phương pháp quan sát.
b) Đường tới hạn của bộ lọc này là bao nhiêu?
c) Tạo đường ống và/hoặc tái định thì bộ lọc này để cho đường tới hạn bằng giới hạn lặp.
11. (Ch4. Prob 5) DFG trong hình 4.19 mô tả bộ lọc số IIR bậc 4 được cài đặt bằng cách ghép 2 tầng bộ lọc bậc
2. Giả sử phép toán nhân cần 2 u.t. và phép toán cộng cần 1 u.t.

Hình 4.19
a) Tính đường tới hạn và giới hạn lặp của DFG này.
b) Tạo đường ống và tái định thì bộ lọc này để có chu kỳ xung nhịp tối thiểu. Giá trị của chu kỳ xung nhịp
tối thiểu là bao nhiêu?
12. Người ta muốn gấp (fold) bộ lọc số IIR tồn thơng (all-pass) bậc 8 có DFG sau với hệ số gấp N=2:

DSP_FPGA–BT ôn thi HK–AY1112-S2–trang 3/4
CuuDuongThanCong.com

/>

Hình. Bộ lọc số IIR tồn thơng bậc 8.

u

du

o

ng

th

an

co

ng

.c
om

a) Tái định thì DFG này.
b) Gấp (fold) giản đồ đã được tái định thì ở a)
c) Tối thiểu số thanh ghi bằng phân tích thời gian sống.
Giả sử ta có các tập cắt sau:
SM1 = {M2,M1}, SM2 = {M3,M4}, SA1 = {A1,A2}, và SA2 = {A4,A3}
13. (Ch7. Prob 1) Với giản đồ phụ thuộc (DG) cho trước trong hình 7.24 (trang 213).
a) Các bộ vector định thời biểu (s) và vector chiếu (d) nào sau đây là hợp lệ?
i. s = [1 0]T, d = [1 0]T
ii. s = [1 2]T, d = [2 –1]T
iii. s = [1 1]T, d = [1 0]T
iv. s = [1 –2]T, d = [1 0]T
b) Suy ra mảng tâm thu được chiếu cho mỗi tập hợp lệ.
14. (Ch7. Prob 9) Xét DG của bộ lọc tích chập có 5 rẽ nhánh trong hình 7.25

cu

Hình 7.25
Giả sử rằng các giá trị vào và các hệ số có thể được phát đi khắp tức thời (khơng có trễ) đến tất cả các bộ xử lý
hoặc có thể bị trễ cho toàn bộ thiết kế tâm thu. Hơn nữa giả sử rằng bộ xử lý nhân-cộng cần 4 u.t., nghĩa là mỗi
bộ xử lý chứa bộ nhân-cộng có pipeline 4 tầng.
a) Viết ra tất cả các bất đẳng thức mà các phần tử của vector định thời biểu s = [s1 s2]T phải thỏa. Chọn s để
cho HUE cực đại.
b) Vẽ kiến trúc tâm thu với d = [1 0]T và s có được từ a). Khi đó HUE của mảng này là bao nhiêu?
c) Lặp lại a) với d = [1 –1]T

DSP_FPGA–BT ôn thi HK–AY1112-S2–trang 4/4
CuuDuongThanCong.com

/>