xu ly tin hieu so fpga hoang trang dsp fpga ds cua bt on ktghk ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA
GVPT: Hồ Trung Mỹ
Đáp số hoặc đáp án của Bài tập ôn kiểm tra giũa học kỳ – AY1112-S2

co

ng

.c
om

1) (Ch2. Prob 1) ĐS. T = 3.5 u.t.
2) (Ch2. Prob 3) Với DFG trong hình 2.16, thời gian tính tốn của phép cộng TA = 1.u.t và của phép
nhân TM = 2 u.t. Tính giới hạn lặp của DFG này bằng quan sát và giải thuật LPM.

ng

th

Các nút trong vòng
1, 3, 2
1, 4, 2

Giới hạn vòng (u.t.)
(1+2+1)/1 = 4
(2+1+1)/2 = 2

du
o

Vòng thứ
1
2

an

Hình 2.14 The biquad filter
NX: Ta chỉ khảo sát các vịng mà thơi, do đó chỉ cần khảo sát các vòng tạo bởi các nút 1 4.
a) Phương pháp quan sát:

Như vậy giới hạn lặp T = max(các gh vòng) = 4 u.t.

cu

u

b) Giải thuật LPM
Theo các bước sau:
S1. Xây dựng giản đồ delay Gd từ DFG của các vòng hồi tiếp tại các nút 1,2,3 và 4

S2. Xây dựng ma trận L(1)
DSP_FPGA–ĐS hay đáp án của BT ôn KTGHK–AY1112-S2–trang 1/5
CuuDuongThanCong.com

/>

S3. Xây dựng các ma trận tiếp theo L(2) và L(3)

.c
om

S4. Tính giới hạn lặp T:

cu

u

du
o

ng

th

an

co

ng

3) (Ch2. Prob 4) Với DFG trong hình 2.15, thời gian tính tốn của phép cộng TA = 1.u.t và của phép
nhân TM = 2 u.t. Tính giới hạn lặp của DFG này bằng quan sát và giải thuật LPM.
ĐS. T = 4 u.t.
4) (Ch3. Prob 7) Xét bộ lọc FIR bậc 6:
y(n) = ax(n) + bx(n-4) + cx(n-6)
a) Vẽ sơ đồ khối của mạch để cho chu kỳ xung nhịp TCLK = TM + TA (TM là thời gian tính tốn của
bộ nhân và TA là thời gian tính tốn của bộ cộng)
b) Vẽ kiến trúc khối của cấu trúc a) với kích thước khối là 3. Sắp xếp lại kiến trúc này sao cho chu
kỳ xung nhịp TCLK = (TM + TA)/4. Giả sử rằng TM = 3TA.
Bài giải.

a) Sơ đồ khối của mạch

Sơ đồ này dẫn đến Tsample = TM + 2TA
Ta vẽ sơ đồ khối chuyển vị của nó

Sơ đồ này dẫn đến Tsample = TM + TA

b) Với kích thước khối là 3 ta có:
y(3k) = ax(3k) +bx(3k-4)+cx(3k-6)
y(3k+1) = ax(3k+1) +bx(3k-3)+cx(3k-5)
DSP_FPGA–ĐS hay đáp án của BT ôn KTGHK–AY1112-S2–trang 2/5
CuuDuongThanCong.com

/>

du
o

ng

th

an

co

ng

.c
om

y(3k+2) = ax(3k+2) +bx(3k-2)+cx(3k-4)

cu

u

5) (Ch3. Prob 2) Xét bộ lọc IIR ở hình 3.21. Giả sử TA = 1u.t. và TM= 2 u.t.
a) Tính đường tới hạn của bộ lọc này.
b) Tạo đường ống cho bộ lọc này bằng cách đặt các mạch chốt trong tập cắt tiến (feed-forward
cutset) thích hợp để cho đường tới hạn cịn 3 u.t.

Hình 3.21 Bộ lọc IIR
DSP_FPGA–ĐS hay đáp án của BT ôn KTGHK–AY1112-S2–trang 3/5
CuuDuongThanCong.com

/>

ĐS.
a) Đường tới hạn (đi qua các nút:M1-A2-M2-A1-M3-A3-A4) = 10 u.t
b) Tạo pipeline theo các tập cắt đường màu đỏ trong hình sau:

an

co

ng

.c
om

6) (Ch 4. Prob 2) Xét DFG ở hình 4.16, thời gian tính tốn của nút được cho trong dấu ngoặc ở kế nút
đó.

u

du
o

ng

th

Hình 4.16
a) Tốc độ mẫu tối đa RSmax của DFG này là bao nhiêu? (RSmax = 1/đường tới hạn)
b) Giá trị giới hạn của chu kỳ mẫu TS_limited của DFG này là bao nhiêu? (TS_limited = giới hạn lặp)
c) Tái định thì DFG này để tối thiểu hóa chu kỳ xung nhịp.
Bài giải.
a) Tốc độ mẫu tối đa RSmax của DFG:
CP (A-B) = 20 + 10 = 30 u.t.  RSmax = 1/đường tới hạn = 1/30

cu

b) Giá trị giới hạn của chu kỳ mẫu TS_limited của DFG
Giới hạn vòng ABC = (20 + 10 + 10)/2 = 20 u.t.
Giới hạn vòng BCD = (10 + 10 + 5)/1 = 25
Như vậy giới hạn lặp T = 25 u.t.  TS_limited = 25 u.t.
c) Tái định thì DFG này để tối thiểu hóa chu kỳ xung nhịp: Tái định thì tại nút B cho

CP(BCD) = 10+ 10 + 5 = 25 u.t.  chu kỳ xung nhịp mới nhỏ hơn!

7) (Ch 4. Prob 3) Xét bộ lọc IIR tồn thơng bậc 8 có đường ống 4 cấp (4-level pipelined 8-order allpass IIR filter) ở hình 4.17. Giả sử TA = 1u.t. và TM= 2 u.t.
DSP_FPGA–ĐS hay đáp án của BT ôn KTGHK–AY1112-S2–trang 4/5
CuuDuongThanCong.com

/>

.c
om

a) Tính giới hạn lặp bằng quan sát.
b) Tính thời gian đường tới hạn của mạch
c) Tạo đường ống và/hoặc tái định thì hệ thống này để đạt được đường tới hạn là 2 u.t. Thực hiện
việc này bằng cách quan sát và tính bằng tay (khơng dùng giải thuật).

cu

u

du
o

ng

th

an

co

ng

Hình 4.17 A 4-level pipelined 8-order all-pass IIR filter.
Bài giải.
a) Tính giới hạn lặp bằng quan sát.
Tìm các giới hạn vịng:
Giới hạn vòng (A1-A3-M4-A4-M2) = (1+1+2+1+2)/4 = 7/4 u.t.
Giới hạn vòng (M4-A3) = (2+1)/4 = 3/4 u.t.
Như vậy giới hạn lặp T = 7/4 u.t.
b) Tính thời gian đường tới hạn của mạch
CP (M2-A1-A3-M3-A4) = 2 + 1 + 1 + 2 + 1 = 7 u.t.
c) Tạo đường ống và/hoặc tái định thì hệ thống này để đạt được đường tới hạn là 2 u.t.
Áp dụng tái định thì các nút liên tiếp ta có được mạch sau:

DSP_FPGA–ĐS hay đáp án của BT ôn KTGHK–AY1112-S2–trang 5/5
CuuDuongThanCong.com

/>