xu ly tin hieu so fpga hoang trang dsp fpga ds cua bt on thi hk ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA
GVPT: Hồ Trung Mỹ
Bài tập ôn thi học kỳ – AY1112-S2

ĐS.

cu

u

du
o

ng

th

an

co

ng

3.

.c
om

1.
2. (Ch4. Prob 4) ĐS.

a) Giới hạn lặp = 2T
b) Đường tới hạn = 7T
c) Hình sau là 1 trong các lời giải (tái định thì tại các nhát cắt đứt nét)

4.
DSP_FPGA–ĐS của BT ôn thi HK–AY1112-S2–trang 1/4
CuuDuongThanCong.com

/>

.c
om

5. ĐS.
a) Đường tới hạn là 5T ( qua các nút A  B  D  F  H )
Do đó tốc độ mẫu cực đại có thể đạt được trong hệ thống này là 1/5T
b) Tái định thì với các tập cắt theo đường đứt nét trong hình sau:

cu

u

du
o

ng

th

an

co

ng

Với hình mới ta có đường tới hạn (B  D, hoặc B  E , hoặc F  H ) là 2T.
6. ĐS.
a) Đường tới hạn là 10 t.u. (đường vẽ nét đậm trong hình sau)
b) Thực hiện pipeline với các đường đứt nét trong hình sau:

Sau khi pipeline ta thấy tổng số thanh ghi cần sử dụng là 9.
Đường tới hạn mới (M1  A2 hoặc M3  A3) là TM + TA = 3 t.u.
7. Tương tự trong slide!
8. Tương tự trong slide!
9. Tương tự trong slide!
10. ĐS.
a) Giới hạn lặp = (TM + 2TA)/2 = 18 ns
b) Đường tới hạn = 2(TM + 3TA) = 88 ns
11. ĐS.
a) Đường tới hạn là 7 u.t. và giới hạn lặp là 4 u.t.
b) Giá trị của chu kỳ xung nhịp tối thiểu là 4 u.t.
12.
DSP_FPGA–ĐS của BT ôn thi HK–AY1112-S2–trang 2/4
CuuDuongThanCong.com

/>

.c
om

13. (Ch7. Prob 1) ĐS.
a)
Từ DG ta tìm được ex = [0 1]T, ey = [1 1]T, và eh = [1 0]T
Hai điều kiện sau phải thỏa
STd ≠ 0 (C1)
STe ≥ 0 (C2)
để bộ vector định thời biểu S và vector chiếu d hợp lệ với mọi vector phụ thuộc e.
Vector không gian bộ xử ly pT được xác định qua biểu thức pTd = 0.
i.
S = [1 0]T, d = [1 0]T
pTd = 0  [p1 p2] [1 0]T = 0  pT = [ 0 1]
Xét STd = [1 0] [1 0]T = 1 ≠ 0  Điều kiện C1 đạt.
Lập bảng ánh xạ cạnh để xét STe :
e
pTe STe
0
ex = [0 1]T 1
T
1
1
ey = [1 1]
1
eh = [1 0]T 0
T
Tất cả các S e ≥ 0  Điều kiện C2 đạt.
Như vậy trường hợp này hợp lệ.
ii.
S = [1 2]T, d = [2 –1]T : Không hợp lệ vì STd = [1 2] [2 –1]T = 0  Điều kiện C1 không đạt.
iii.
S = [1 1]T, d = [1 0]T : Hợp lệ.

iv.
S = [1 –2]T, d = [1 0]T : Khơng hợp lệ vì xét STe có 2 trường hợp < 0!

du
o

ng

th

an

co

ng

b) Nghiệm của trường hợp i trong câu a) :

cu

u

14. (Ch7. Prob 9) Xét DG của bộ lọc tích chập có 5 rẽ nhánh trong hình 7.25

Hình 7.25
Giả sử rằng các giá trị vào và các hệ số có thể được phát đi khắp tức thời (khơng có trễ) đến tất cả các bộ xử lý
hoặc có thể bị trễ cho tồn bộ thiết kế tâm thu. Hơn nữa giả sử rằng bộ xử lý nhân-cộng cần 4 u.t., nghĩa là mỗi
bộ xử lý chứa bộ nhân-cộng có pipeline 4 tầng.
a) Viết ra tất cả các bất đẳng thức mà các phần tử của vector định thời biểu s = [s1 s2]T phải thỏa. Chọn s để
cho HUE cực đại.

b) Vẽ kiến trúc tâm thu với d = [1 0]T và s có được từ a). Khi đó HUE của mảng này là bao nhiêu?
c) Lặp lại a) với d = [1 –1]T
ĐS.
DSP_FPGA–ĐS của BT ôn thi HK–AY1112-S2–trang 3/4
CuuDuongThanCong.com

/>

a)
Giản đồ rút gọn như sau :

Thực hiện việc định thời biểu bằng cách áp dụng công thức sau :

ng

th

an

co

ng

Từ giản đồ rút gọn ta thấy :

.c
om

Trước hết viết biểu thức dạng RIA:

cu

u

du
o

Nếu ta sử dụng định thì tuyến tính (các gamma cho bằng không) và chọn ST = [4 0] thì sẽ cực đại HUE.
b) Với d = [1 0]T và S có được từ a), ta có:

DSP_FPGA–ĐS của BT ôn thi HK–AY1112-S2–trang 4/4
CuuDuongThanCong.com

/>