xu ly tin hieu so fpga hoang trang solution to dsp fpga hw 03 ay1112 s2 cuuduongthancong com
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (156.81 KB, 1 trang )
ĐHBK Tp HCM–Khoa ĐĐT–BMĐT
MH: Xử lý tín hiệu số với FPGA
GVPT: Hồ Trung Mỹ
Bài tập về nhà đợt 3 (09/03/2012)
(Ngày nộp bài: 16/03/2012)
.c
om
1) Xét mạch sau với mạch nhân thực thi mất TM = 5 đơn vị thời gian (u.t.) và mạch cộng mất TA = 1 u.t.
co
ng
a) Hãy vẽ giản đồ DFG của mạch lọc (second order lattice filter) trên và DFG chuyển vị của nó.
b) Thực hiện tái định thì (retiming) và/hoặc tạo đường ống (pipelining) để đường tới hạn có trị bằng TM.
Bài giải.
Hình vẽ sẽ cập nhật sau!
u
du
o
ng
th
an
2) Cho trước giản đồ của DFG (thời gian tính tốn được chi kế bên mỗi nút)
cu
Tái định thì (retiming) mạch trên để có chu kỳ lặp (iteration period) tối thiểu.
Bài giải.
Ta thấy có các trì hỗn đường dẫn:
A B C là 10 + 2 + 4 = 16 t.u.
A B D là 10 + 2 + 6 = 18 t.u.
A E C là 10 + 8 + 4 = 22 t.u.
Nếu ta tái định thì tại nút A rồi lại tái định thì ở nút B thì ta có kết quả sau:
Với hình mới này ta có chu kỳ lặp là 10 u.t. là thời gian tính tốn tại nút A.
CuuDuongThanCong.com
/>
