Giáo trình Thực hành điện tử số

Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
1

THIẾT BỊ CHÍNH CHO CÁC BÀI THỰC HÀNH
ĐIỆN TỬ SỐ DTS-21

Thiết bò chính DTS-21 bao gồm các phần chức năng :
- Phần nguồn nuôi một chiều ổn đònh cung cấp các điện thế chuẩn cho các sơ
đồ của thiết bò chính và cho các khối thực tập.
- Máy phát tín hiệu và bộ tạo trạng thái logic cho các khối thực tập.
- Phần chỉ thò trạng thái logic.
Đặc trưng của các phần chức năng của thiết bò chính như sau :

NGUỒN NUÔI DC
1. NGUỒN DC KÉP (DC POWER SUPPLY)
A. Nguồn DC cố đònh : +5V/1.5A,-5V/0.5A,12V/0.5A, có bảo vệ quá
tải.
2. NGUỒN DC ĐIỀU CHỈNH (DC ADJUST POWER SUPPLY)
Nguồn DC thay đổi liên tục được : 0V…+15V/1A, có bảo vệ quá tải.
MÁY PHÁT TÍN HIỆU
Tất cả các máy phát là độc lập, đồng thời cho ra mức TTL và CMOS. Mức
CMOS(+1.5V –15V) được tự động điều chỉnh theo chế độ nguồn DC điều chỉnh.
3. MÁY PHÁT TẦN SỐ CHUẨN (STANDARD GENERATOR) :
− Tần số :1MHz, 50Hz, 1Hz.
− Độ chính xác : 0.01%(1MHz).
− Khả năng tải : 10 TTL.
4. MÁY PHÁT XUNG CLOCK(CLOCK GENERATOR) :
− 6 Khoảng tần số :1 – 1MHz.
− Khả năng tải : 10 TTL
5. MÁY PHÁT TÍN HIỆU LƯỚI (LINE SIGNAL) :

− Tần số : 50Hz. Thế ra : 6Vms. Có chống quá tải.
6. CÔNG TẮC LOGIC (DATA SWITCH) :LS1-LS16
− 2 x 8 DIP Switch, lối ra 16 bit mức TTL.
− Khả năng tải 10 TTL.
7. CÔNG TẮC LOGIC (DEBOUNCE SWITCH) : DS1-DS4
− 4 x công tắc gạt với sơ đồ hình thành xung.
− Khả năng tải : 10 TTL
8. CÔNG TẮC XUNG (PULSER SWITCH) : PS1-PS2
− Hai bộ có lối ra điều khiển độc lập. Mỗi bộ có công tắc với sơ đồ hình thành
xung.
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
2

− Mỗ bộ có lối ra tín hiệu phân cực dương và âm, độ rộng xung > 5ms.
− Khả năng tải : 10 TTL.
9. CÔNG TẮC CHỌN SỐ GẨY TRÒN (THUMBWEEL SWITCH) :
− 2 Digit, mã ra BCD, điểm chung là lối vào.
DISPLAY
10. CHỈ THỊ TRẠNG THÁI LOGIC ( LOGIC INDICATORS) :
− 16 LED chỉ thò trạng thái logic cao (1) và thấp (0).
− Điện trở vào <100 KΩ.
11. CHỈ THỊ SỐ (DIGITAL DISPLAY) :
− 4 bộ LED 7 segment độc lập.
− Với bộ giải mã / driver BCD, 7 segment, các chốt lối vào.
− Lối vào với mã 8 – 4 – 2 – 1.
12. LOA (SPEAKER) :
8 Ω, 0.25 W, với sơ đồ khuếch đại loa.
13. BOARD THỬ (BREADBOARD) :
Loại 1680 chân cắm.

14. PHỤ TÙNG :
− Dây nối có đầu cắm – Cầu chì – dây nguồn AC .
− Kích thước : 300 x 400 x 130 mm (L x W x D).

CÁC BÀI THỰC TẬP VỀ ĐIỆN TỬ SỐ – SỬ DỤNG VỚI THIẾT BỊ
CHÍNH DTS – 21

ST
T
DANH MỤC
1 Cổng logic (1)
− Đònh nghóa.
− Phân loại DL.RTL, DTL.TTL &
cổng với collector hở.
− IC 3 trạng thái.
− Cổng CMOS.
− Các đặc trưng của cổng TTL.
− Các đặc trưng của cổng CMOS.
Logic gates (1)
IC logic gates – Definition.
Logic gate Classification.

Logic gate With Three State
Output.
CMOS gate.
IC logic gates Charateristics.
CMOS gate Charateristics.
DE –
101

2 Cổng logic (2) ứng dụng
− Máy phát xung dùng cổng logic.
− Bộ hình thành xung.
− Trigger.

− Gate generator.
− Pulse width forming circuit.
− Gate trigger.
DE –
102

Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
3

− Bộ so sánh số.
− Bộ hợp kênh.
− Bộ giải mã.
− Gate comparator.
− Gate multiplexer.
− Gate decoder.
3 Các sơ đồ logic cơ bản (1)
− Decoder 2-> 4, 3->8, BCD->7
segments.
− Encoder 4 -> 2, 8 -> 3.
− Bộ đếm chỉ thò LED 2 digits.
− Bộ so sánh
− Bộ đếm và so sánh 2 digits.
Logic gate Exp (1)
− Decoder.

− Encoder
− Counter with decoder.
− Comparator
− Counter with comparator.
DE –
103
4 Các sơ đồ logic cơ bản (3)
− Bộ chuyển mạch logic hợp kênh.
− Bộ chuyển mạch logic phân kênh.
Logic gate Exp (3)
− Multiplexer.
− Demultiplexer.
DE –
104
5 Máy phát xung đồng hồ
− Bộ IC thời gian 555.
− Bộ IC thời gian 74122.
− Bộ tạo xung đồng hồ.
Clock generator Exp.
− LM555 timer.
− 74122 timer.
− 14 stage ginary counter
divider & oscilator.
DE –
105
6 Các trigger và bộ ghi (1)
− vi mạch trigger D.
− Thanh chốt.
− Trigger j – k.
− Bộ ghi dòch.

Sequential loic circuit (1)
− D – type trigger.
− Latch.
− J – k trigger.
− Shift register.
DE –
106
7 Các trigger và bộ ghi (2)
− Bộ đếm 4 bit, bộ chia, đếm vòng.
− Bộ đếm mười.
− Bộ đếm thuận – ngược.
− Bộ đếm johnson và giải mã bộ phím.

Sequential loic circuit (2)
− Binary counter.
− Decade counter.
− Up – down counter.
− Johnson counter & keyboard
encoder.
DE -
107
8 Bộ nhớ
− Bộ nhớ với ram tónh và EPROM.
Memories Exp.(1)
− Momory with EPROM &
static RAM.
DE –
108
9 Các sơ đồ biến đổi (1)
− 8 bit IC DAC.

− 3
1/2
digit IC ADC.
Converter Exp.(1)
− 8 bit IC DAC.
− 3
1/2
digit IC ADC.
DE –
109
Kích thước khối : 165 x 255 mm (Lx W).

Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
4

BÀI 1 : CỔNG LOGIC (1) – ĐỊNH NGHĨA – PHÂN LOẠI –
ĐẶC TRƯNG
A. THIẾT BỊ SỬ DỤNG :
1. Thiết bò chính cho thực tập điện tử số DTS-21.
2. Đồng hồ đo.
3. Khối thí nghiệm DE-201 cho bài thực tập về cổng logic (Gắn lên thiết bò
chính DTS-21).
4. Phụ tùng : dây có chốt cắm 2 đầu.
B. CẤP NGUỒN VÀ NỐI DÂY
Khối DE-201 chứa 4 mảng sơ đồ (D1-1, 2, 3, 4) với các chốt cấp nguồn
riêng. Khi sử dụng mảng nào cần nối dây cấp nguồn cho mảng sơ đồ đó.
Đất (GND) của các mảng sơ đồ đã được nối với trạm đất chung :

1. Nối nguồn thế chuẩn +5V và đất (GND) từ bộ nguồn DC POWER

SUPPLY của thiết bò DTS- 21 với chốt +5V và đất (GND) của khối DE-
201.
2. Nối nguồn thế điều chỉnh 0 4 +15V (cho linh kiện CMOS) từ bộ nguồn DC
ADJUST POWER SUPPLY của thiết bò DTS-21 với chốt 0 4 +15V của
khối DE-201.
Nguồn một chiều 0 4 15V có thể điều chỉnh theo yêu cầu bằng cách văn biến
trở chỉnh nguồn.
* Chú ý cắm đúng giá trò và phân cực của nguồn.
C. CÁC BÀI THỰC TẬP
PHẦN A : ĐỊNH NGHĨA & PHÂN LOẠI

Đònh nghóa, bảng giá trò
Nhiệm vụ :
− Tìm hiểu về bản chất mức logic và sự tồn tại vật lý của chúng.
− Tìm hiểu thuật toán logic của các loại cổng logic phổ biến.
Các bước thực hiện :
I. 1. Yếu tố logic chứa 1 bit thông tin
1. Sử dụng dây có chốt cắm để nối mạch theo sơ đồ hình D1-0 :




Hình D1-0. Trạng thái logic và yếu tố logic đơn giản.
15
8
LS8
+V
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
5

2. Nối công tắc logic LS8 của bộ công tắc DATA SWITCHES của DTS-21
với chốt 15 của bộ chỉ thò led đơn (LOGIC INDICATORS). Gạt công tắc
theo các vò trí kí hiệu “1” & “0”, theo dõi và ghi lại trạng thái của các led
tướng vào bảng D1-1.

Công tắc
LS8
Đèn LED Mức thế Ký hiệu trạng thái Ký hiệu toán học

“1” Sáng V= H(high-cao) 1
“0” Tắt V= L(low- thấp) 0
Sử dụng đồng hồ đo thế ở chốt 15 của bộ chỉ thò led đơn (LOGIC
INDICATORS).
3. Ghi giá trò thế đo vào bảng D1-1 theo trạng thái của công tắc LS8.
4. Phát biểu đònh nghóa về mức logic và yếu tố logic chứa 1 bit thông tin.
I. 2. Các cổng logic
1. cấp nguồn +5V cho mảng sơ đồ D1-1 :
- Sử dụng bộ chỉ thò logic (LOGIC INDICATORS) với các led đơn để
kiểm tra trạng thái logic của các cổng được chọn.
- Để khảo sát nguyên lí hoạt động của các cổng, cần tác động mức cao
(H) :”1” (ví dụ :chập lên ngồn +5V)và mức thấp (L) : “0” (chập đất) tới
các lối vào của cổng để theo dõi phản ứng lối ra C của cổng được chọn.
Để tránh cho lối ra vi mạch có thể bò chập nguồn hoặc đất ( làm hư
hỏng vi mạch), trong thí nghiệm sẽ sử dụng các công tắc logic (DATA
SWITCHS) của DTS-21 để tạo mức cao và thấpcho các lối vào cổng.
2. khảo sát nguyên lí hoạt động của cổng đảo (inverter) :

Hình D1-1a. cổng logic đảo ( inverter ).
2.1. Nối đầu ra C của cổng đảo íC(hình D1-1a) với chốt 15 bộ chỉ thò logic.
Dùng dây nối vào A của một cổng IC1(vi dụ : IC1/a) với công tắc logic
LS8 của DTS-21. Gạt công tắc logic từ 0 -> 1 và từ 1-> 0, quan sát trạng
thái tương ứng của led chỉ thò : led sáng (trạng thái lối ra IC1 là cao ) (1),
led tắt (trạng thái lối ra IC1 là thấp ) (0).
Ghi lại trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-2.



A
C
I
O
74LS0
4
15
8
LS8
+V
5V
A
C
74LS0
4
15
8
LS8
5V

Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
6

Bảng D1-2
Công tắc LS8 Lối ra A Lối ra C
1 1
0 0
Lối vào IC1a bỏ lửng

2.2. Theo kết quả bảng giá trò D1-2, đònh nghóa về cổng đảo. Viết công thức
đại số logic cho cổng đảo. Nhận xét trường hợp lối vào bỏ lửng tương ứng
với trạng thái nào của lối vào ?
3. Khảo sát nguyên lý hoạt động của cổng không đảo với lối ra collector hở
(O.C noninverter)
3.1. Nối đầu ra C của cổng IC2/a (hình D1-1b) với chốt 15 bộ chò thò logic. Nối
chốt ra C với chốt G để mắc tải ngoài R3 cho cổng hở.dùng dây nối lối
vào A của cổng IC2/a với công tắc logic LS8 của mảng DATA
SWITCHES/DTS-21. Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0, quan sát
trạng thái tương ứng của led báo : led sáng : trạng thái lối ra IC2 là cao
(1), led tắt : trạng thái lối ra IC2 là thấp (0).

Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-3. Nối
J1 cấp nguồn +5V cho R3.
Hình D1-1b. cổng logic không đảo với lối ra collector hở
(O.C.Noninverter).
Bảng D1-3

Công tắc LS8 Lối ra A Lối ra C
1 1
0 0
Lối vào IC2a bỏ lửng

G
+ V
5V
A C
I O
74LS04
158
LS8
+V
5V
R3
1k
+ V
5V
A C
I O
74LS04
158

LS8
+V
5V
R3
1k
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
7

3.2 Theo kết quả bảng giá trò D1-3, đònh nghóa về cổng không đảo. Viết công
thức đại số logic cho cổng không đảo. Nhận xét trường hợp lối vào bỏ lửng tương
ứng với trạng thái nào của lối vào ?
4. Khảo sát nguyên lý hoạt động của cổng NAND có hai lối vào (2- input
NAND) :







Hình D1-1c, Cổng logic NAND.
4.1. Nối đầu ra C của IC3/a (hình D1-1c) với chốt 15 của bộ chỉ thò logic. Dùng
dây nối các lối vào A & B của cổng IC33/a với công tắc logic LS7, LS8
của mảng DATA SWITCHES / DTS-21. Gạt các công tắc logic từ 0->1 &
từ 1->0 tương ứng với bảng D1-4, quan sát trạng thái tương ứng của led
chỉ thò : led sáng – trạng thái lối ra IC3 là cao (1), led tắt – trạng thái lối
ra IC3a là thấp(0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-4.
Bảng D1-4

LS7 LS8 Lối vào A Lối vào B Lối ra C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0

4.2. Theo kết quả bảng giá trò D1-4, đònh nghóa về cổng NAND. Viết theo
công thức đại số logic cho cổng NAND. Nhận xét về trạng thái lối ra khi
một trong hai lối vào thấp (0).
4.3. Bỏ lửng không nối chân B của IC3/a, chân A nối với công tắc logic LS8.
Chân C nối với chốt 15 bộ chỉ thò logic (LOGIC INDICATORS/DTS-21).
Gạt công tắc chuyển trạng thái 0 -> 1, 1> 0, theo dõi trạng thái ra .So sánh
với cổng đảo trong mục II.2.
5. Khảo sát nguyên lý hoạt động của cổng NAND có hai lối vào với lối ra
collector hở (2- input open collector NAND) :
B
A
1
2
3
C
3a
1
1
0
0
7
8
15
74LS00

+ V
5V
LS7
LS8
+ V
5V
74LS00
+ V
5V
LS7
LS8
+ V
5V
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
8

5.1. Nối đầu ra C của IC4/a (hình D1-1d) với chốt 15 của bộ chỉ thò logic
(LOGIC INDICATORS/DTS-21). Nối chốt C với chốt G để nối tải ngoài
R3 cho cổng hở. Nối J1.

Hình D1-1d. cổng logic NAND với lối ra hở mạch (NAND with O.C.Output).

Dùng dây có chốt hai đầu nối các lối vào A & B của công tắc IC4/a với công
tắc logic LS7, LS8 của mảng DATA SWITCHS/DTS-21. Gạt công tắc logic từ
0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-5, quan sát trạng thái tương ứng của
led chỉ thò : led sáng - trạng thái lối ra IC4/a là cao (1), led tắt - trạng thái lối
ra IC4/a là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-5.
Bảng D1-5.
LS7 LS8 Lối vào A Lối vào B

Lối vào C

1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0

5.2. So sánh kết quả trong D1-5 với bảng giá trò D1-4 của cổng NAND trong
mục 4.
6. Khảo sát nguyên lý hoạt động của cổng OR có hai lối vào (2- input OR) :






Hình D1-1e. cổng logic OR.
3a
G

15
8
7
0
0
1
1
3
2
1
A
B
+V
5V
R3
1k
74LS03
+V
5V
LS7
LS8
+V
5V
5A
C 15
8
7
0
0
1

1
3
2
1
A
B
74LS32
+V
5V
LS7
LS8
+V
5V
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
9

6.1. Nối đầu ra của IC5/a (hình D1-1e) với chốt 15 của bộ chỉ thò logic –
LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của cổng
IC5/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21. Gạt
công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-6, quan sát trạng
thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra IC5/a là cao (1), led
tắt - trạng thái lối ra IC5/a là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-6.
Bảng D1-6.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0

6.2. Theo kết quả bảng giá trò D1-6, đòng nghóa về cổng OR. Viết theo công
thức đại số logic cho cổng OR. Nhận xét về trạng thái lối ra khi hai lối vào
thấp (0).
7. Khảo sát nguyên lý hoạt động của cổng XOR có hai lối vào (2- input
XOR) :






Hình D1-1f. cổng logic XOR.
7.1. Nối đầu ra của IC6/a (hình D1-1f) với chốt 15 của bộ chỉ thò logic –
LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của cổng
IC6/a với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21. Gạt
công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-7, quan sát trạng
thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra IC6/a là cao (1), led
tắt - trạng thái lối ra IC6/a là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-7.
Bảng D1-7.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0
C 15
8
7
0
0

1
1
3
2
1
A
B
6A
74LS86
+V
5V
LS7
LS8
+V
5V
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
10


7.2. Theo kết quả bảng giá trò D1-7, đòng nghóa về cổng XOR. Viết theo công
thức đại số logic cho cổng XOR.
8. Bảng lý luận, dựa trên kết quả thí nghiệm với cổng có hai lối vào, lập bảng
giá trò và viết biểu thức đại số logic cho :
- Cổng AND 2 lối vào.
- Cổng NAND với 4 lối vào.
- Cổng OR với 3 lối vào.

II. Phân loại cổng logic
Nhiệm vụ :

Tìm hiểu cấu trúc bên trong của cổng logic theo lòch sử phát triển kỹ thuật
công nghệ.
Các bước thực hiện :
1. Cấp nguồn +5V cho mảng sơ đồ D1-2:
2. Cổng AND loại diode logic (DL).










Hình D1-2a. Cổng logic AND loại DL.

2.1. Nối đầu ra C của mạch DL AND (hình D1-2a) với chốt 15 của bộ chỉ thò
logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của
mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21. Gạt
công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-8, quan sát trạng
thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là cao (1),
led tắt - trạng thái lối ra của mạch là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-8.



C
A
15

8
7
0
0
1
1
B
+ V
5V
D2
1N4148
D1
+ V
5V
LS7
LS8
+ V
5V
R1
10k
+ V
5V
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
11

Bảng D1-8.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0

0 1 0 1
0 0 0 0

2.2. Theo kết quả bảng giá trò D1-8 và cấu trúc sơ đồ DL AND, giải thích
nguyên tắc hoạt động của cổng AND loại DL. Phân tích ưu nhược điểm
của sơ đố.
3. Cổng NAND loại risistor – transistor logic (RTL).












Hình D1-2b. Cổng logic NAND loại RTL.

3.1. Nối đầu ra C của mạch RTL NAND (hình D1-2b) với chốt 15 của bộ chỉ
thò logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B
của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21.
Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-9, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là
cao (1), led tắt - trạng thái lối ra của mạch là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-9.
A
15

8
7
0
0
1
1
B
C828
T1
R5
1k
R2
10k
R3
10k
+V
5V
+V
5V
LS7
LS8
+V
5V
R4
1k
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
12

Bảng D1-9.

LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0

3.2. Theo kết quả bảng giá trò D1-9 và cấu trúc sơ đồ RTL, giải thích nguyên
tắc hoạt động của cổng NAND loại RTL. Chú ý transistor làm việc ở chế
độ khoá (đóng và mở bão hoà hoạc gần như bão hoà). Phân tích ưu nhược
điểm của sơ đồ.
4. Cổng NAND loại Diode – transistor logic (DTL).
4.1. Nối đầu ra C của mạch RTL NAND (hình D1-2b) với chốt 15 của bộ chỉ
thò logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A &
B của mạch với công tắc logic LS7, LS8 của mảng DATA
SWITCHES/DTS-21.











Hình D1-2c. Cổng logic NAND loại DTL.

Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-10, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là

cao (1), led tắt - trạng thái lối ra của mạch là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-
10.




C
1
1
0
7
8
0
B
A
15
+ V
5V
LS7
+ V
5V
+ V
5V
LS8
D4
D3
C828
T2
R8

10k
R6
10k
R7
5k6
+ V
5V
R9
1k
C828
T2
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
13

Bảng D1-10.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0
4.2. Theo kết quả bảng giá trò D1-10 và cấu trúc sơ đồ DTL, giải thích nguyên
tắc hoạt động của cổng NAND loại DTL. Chú ý transistor làm việc ở chế
độ khoá (đóng và mở bão hoà hoạc gần như bão hoà). Phân tích ưu nhược
điểm của sơ đồ.
5. Cổng NAND loại transistor – transistor logic (TTL).

Hình D1-2d. Cổng logic NAND loại DTL.
5.1. Nối đầu ra C của mạch TTL NAND (hình D1-2d) với chốt 15 của bộ chỉ
thò logic – LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B
của mạch với công tắc logic LS7, LS8 của mảng DATA SWITCHES/DTS-21.
Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-11, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là
cao (1), led tắt - trạng thái lối ra của mạch là thấp (0).
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-
11.
Bảng D1-11.
LS7 LS8 Lối vào A Lối vào B Lối vào C
1 1 1 1
1 0 1 0
0 1 0 1
0 0 0 0
5 x c828
C
1
1
0
7
8

0
B
A
15
T3
T4
T5
T7
T6
+V
5V
LS7
+V
5V
+V
5V
LS8
D4
1N4148
R12
1k5
R11
1k5
R10
10k
R13
100
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
14

5.2. Theo kết quả bảng giá trò D1-11 và cấu trúc sơ đồ TTL, giải thích nguyên
tắc hoạt động của cổng NAND loại TTL. Chú ý transistor làm việc ở chế độ
khoá (đóng và mở bão hoà hoạc gần như bão hoà). Phân tích ưu nhược điểm
của sơ đồ.

III. Vi mạch logic 3 trạng thái.
Nhiệm vụ :
Tìm hiểu trạng thái lối ra tổng trở Z cao, sử dụng khi ngắt lối ra vi mạch logic
với đường bus dữ liệu hoặc tải ngoài.
Các bước thực hiện :
1. nối lối ra 1C của IC1/a (hình D1-3) với led 15 của bộ chỉ thò logic (LOGIC
INDICATORS). Nối công tắc logic LS8 của bộ công tắc DATA
SWITCHES / DTS-21 với lối vào điều khiển 1E.
2. nối công tắc logic LS16 với lối vào 1A. đặt các công tắc ứng với giá trò
theo bảng D1-12. Ghi kết quả vào bảng D1-12. Đo thế ra ở 1C cho các
trường hợp.











Hình D1-3. Bộ chuyển số liệu 1 chiều 3 trạng thái.

LS8
E
LS16
A
Lối ra C Điện thế
Lối ra C
0 1
0 0
0 1
0 0
1 X
X: trạng thái bất kỳ.

14
7
3
2
1
1C
OUT
IN
1A
1E
1A
1
1
0
7
8
0

15
+ V
5V
74LS125
LS7
+ V
5V
+ V
5V
LS8
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
15

IV. Cổng CMOS
Nhiệm vụ :
Tìm hiểu cấu trúc và nguyên tác hoạt động của cổng dùng linh kiện MOS
với cấu trúc đối xứng phối hợp CMOS (complementary Symmetry MOS).
Các bước thực hiện :
1. Cấp nguồn +15V(+VDD) cho sơ đồ hình D1-4 :







Hình D1-4. Cổng CMOS.

2. Khảo sát nguyên lý hoạt động của cổng “VÀ” đảo có hai lối vào (2-

input NAND) :
2.1. Nối đầu ra C của IC1/a (hình D1-4) với chốt 0 của bộ chỉ thò logic –
LOGIC INDICATORS/DTS-21. Dùng dây nối các lối vào A & B của cổng
IC1/a với lối CMOS của công tắc DS1, DS2 / DEBOUNCE SWITCHES /
DTS-21.
Gạt công tắc logic từ 0 -> 1 và từ 1 -> 0 tương ứng với bảng D1-13, quan sát
trạng thái tương ứng của led chỉ thò : led sáng - trạng thái lối ra của mạch là
cao (1), led tắt - trạng thái lối ra của mạch là thấp (0). Dùng đồng hồ đo giá tri
điện thế ra ở chân C của vi mạch.
Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng giá trò D1-
13.
Bảng D1-13
DS1
A
DS2
B
Lối ra C Điện thế ở lối ra C
1 1
1 0
0 1
0 0
2.2. So sánh trạng thái logic với cổng NAND – TTL(Bảng 1-4, mục I.4).

PHẦN B: ĐẶC TRƯNG CỔNG LOGI
I. Các đặc trưng củaa cổng logic-TTL
2
1
CMOS
CMOS
0

B
A
C
3
2
1
1A
1
1
0
0
CD4011
DS1
DS2
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
16

Nhiệm vụ:
Tìm hiểu các đặc trưng cơ bản của cổng logic TTL để áp dụng trong thiết kế
điện tử
Các bước thực hiện:
1. Cấp nguồn +5V cho mảng sơ đồ D1-1(hình D1-5a)
2. Mức thế ngưỡng hoạt động lối vào của cổng logic TTL

Hình D1-5a. Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

2.1. Nối đầu ra C của IC3/a với chốt 15 của bộ chỉ thò LED đơn (LOGIC
INDICATORS).
Dùng dây nối nguồn +V của R5 và P1 với nguồn +5V. Nối lối vào A của cổng
IC3/a với điểm D để lấy điện từ biến trở P1. Đầu B đẻ lững.
Vặn từ từ biến trở P1 để xác đinh vò trí biến trở mà tại đó lối ra chuyển từ 0-
1,tương ứng đèn LED từ tắt-sáng. Đo giá trò thế vào cổng (V0-1) ứng với vò trí
này.
Ghi kết quả vào bảng D1-14.
Lặp lại thí nghiệm với IC và IC7. Ghi kết quả vào Bảng D1-14.
Bảng D1-14.
IC3/a IC6/a IC7/a
V
0 > 1

V
1 > 0


2.2. Trên cơ sở thế ngưỡng đo dược, hãy chọn khoảng thế vào cho các mức logic
cao (1) và thấp (0) để đảm bảo sự làm việc ổn đònh của cổng logic hai trâng
thái.

3
3
2
2
2
1
1
3A
15
C
C
C
B
B
A
A
A
7A
6A
D
1
+V
5V
P1
500K 50%
R5
510
+
-
74LS14

74LS86
74LS00
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
17

2.3. So sánh kết quả đo giữa IC7 ( có lối vào trigger Schmitt) với IC3 & IC6.
Nhận xét về khả năng chống nhiều và hoạt động tin cậy của yều tố lối vào
với trigger Schmitt.
3. Dòng vào của cổng logic TTL
Nối lối vào A của cổng IC3/a với đồng hồ mA để đo dòng chảy từ chân A-
IC3/a xuống đất (hình D1-5b). ghi giá trò dòng vào cho một lối vào cổng I
1u1
vào bảng D1-15. Tương ứng tính giá trò trở tương đương nối lên nguồn +5Vcho
1 lối vào cổng R
1u1
.










Hình D1-5b. Đo dòng vào của cổng logic TTL.

Tính R

10u1
cho trường hợp cho 10 lối vào cổng mắc song song nhau (khi
xem xét khả năng trong thực tế, 1 lối ra cổng có thể điều khiển bao nhiêu lối
vào cổng – Fan Out).
Lặp lại thí nghiệm cho IC6, IC7. Ghi kết quả vào bảng D1-15.
Bảng D1-15.

IC3/a IC6/a IC7/a
I
IN

R
IN
=+5/I
IN

R
OUT
=R
IN
/10

4. Mức thế lối ra của cổng logic TTL:
4.1. 4.1. Dùng dây nối các lối vào A & B của cổng IC3/a với công tắc logic LS7,
LS8 của mảng DATA SWITCHES/DTS-21. (Hình D1-5c). Nối lối ra C của
IC3/a với chốt 15 của bộ chỉ thò logic (LOGIC INDICATORS).



-

+
3
3
2
2
2
1
1
1
3A
C
C
C
B
B
A
A
A
7A
6A
mA
74LS14
74LS86
74LS00
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
18

Hình D1-5c. Đo mức thế lối ra của cổng logic TTL.
4.2. Sử dụng đồng hồ đo điện thế lối ra C của IC3/a, Gạt công tắc logic từ 0 -> 1
và từ 1 -> 0, ghi giá trò thế ứng với mức cao V
out
và mức thấp V
o11
vào bảng
D1-16.
4.3. Lập lại bước 4.1, 4.2 cho cổng bất kì của IC6, IC7.
4.4. Nối J1 để cấp nguồn cho bộ trở tải (hình D1-5d). mắc trở tải ngoài cho lối ra
cổng : nối lối ra C của IC 3/a lần lượt với các chốt F, G, H (xem giá trò tương
ứng với R1u1- R10u1 trong bảng D1-15). Đo giá tri điện thế lối ra cổng ứng
với mức cao V
ou1
và mức thấp V
011
khi có tải ngoài. Nhận xét về ảnh hưởng
của trợ tải R đối với các mức ra và giới hạn tải để mức ra nằm trong vùng
cho phép. Ghi kết quả vào bảng D1-16.

Hình D1-5d. Khả năng mắc tải ngoài của cổng logic TTL.




15
6A
7A
A
A
A
B
B
C
C
C
3A
1
1
1
2

2
2
3
3
+
-
+5V
+5V
LS8
LS7
74LS14
74LS86
74LS00
+
-
J1
J2
KI
HG
M
L
FE
6A
7A
A
A
A
B
B
C

C
C
3A
1
1
1
2
2
2
3
3
+5V
C4C3C2C1
R4
510
R3
1k
R2
5k1
R1
5k1
+
-
+5V
+5V
LS8
LS7
74LS14
74LS86
74LS00

R4
510
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
19

Bảng D1-16.
IC3/a R=: R=R2=5K1 R=R3=1K R=R4=510
V
o1

V
o2


4.5. Ngắt J1, nối J2 để nối các trở R1 – R4 xuống đất. Mắc trở tải ngoài xuống
đất cho lối ra cổng : lần lượt nối lối ra của IC3/a với các chốt F, G, H. đo
mức thế lối ra của cổng . nhận xét về khả năng tải của cổng logic khi trở tải
nối đất.
5. Khả năng tải điện dung của cổng logic TTL
thí nghiệm cho phép xem xét ảnh hưởng của tải điện dung, thường là điện
dung cấp nối giữa lối ra và lối vào của hai cổng đặt xa nhau.
- Nối J1 để nối các trở R1 – R4 lên nguồn.
5.1. Nối mạch trong mảng D1-1 thoe sơ đồ D1-5e, trong đó sử dụng IC4/a, b
(cổng với collector hở).
- Nối lối ra C của IC4/a với chốt F (trở tải R2=5K).
- Nối lối ra C của IC4/a với chốt A của IC4/b.
- Nối lối ra C của IC4/b với chốt E (trở tải R1=5K1).

Hình D1-5e. Sơ đồ đo khả năng tải diện dung của cổng logic TTL.

5.2. Đ ặt thang đo thế lối vào của dao động ký ở 1V/cm.
Đặt thời gian quét của dao dộng ký ở 0.1ms/cm.
Chỉnh cho 2 tia nằm giữa khoảng phần trên và phần dưới của màn dao động
ký. Sử dụng các nút chỉnh vò trí để dòch tia theo chiều X & Y về vò trí dẽ
quan sát.
3
2
1
CLOCK GEN
DTS-21
DAO DONG KY
B
A
C
4A
4B
J1
J2

KI
HG
M
L
FE
A
B
C
1
2
3
+5V
C4
33nF
C3
10nF
C2
1nF
C1
220p
R4
510
R3
1k
R2
5k1
R1
5k1
74LS03
Trường Đại Học Cơng Nghiệp Tp.HCM

Giáo trình thực hành điện tử số.
20

Nối kênh 1 dao động ký với lối vào A/IC4a. nối kênh 2 dao dộng ký để quan
sát thế ra tại điểm C của IC4/a & IC4/b.
5.3. Máy phát xung CLOCK GENERATOR của thiết bò chính DTS-21 đặt ở tần
số phát 10 KHz. Nối lối ra TTL của máy phát xung với lối vào A/IC4a.
5.4. Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b khi chưa nối tải điện
dung.
5.5. Nối F với lần lượt với các chốt I, K, L, M để mắc tải điện dung cho lối ra
IC4/a. Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b khi nối tải điện
dung.
5.6. Tăng tần số máy phát của thiết bò chính cho đến khi lối ra IC4/b mất xung.
Quan sát và vẽ lại dạng xung ở lối ra IC4/a, IC4/b ở giá tri tần số tới hạn.
Ghi giá tri tần số giới hạn.
5.7. Giảm trở tải cho IC4/a từ 5K6 xuống 1K bằng cách ngắt dây nối điểm C
(IC4/a) với E (trở tải R1) và nối C (IC4/a) với G (trở tải R3). Lặp lại bước
5.6. Quan sát và vẽ lại dạng xung lối ra IC4/a & IC4/b khi có tải điện dung
và trở tải lên nguồn nhỏ hơn.
5.8. Kết luận về khả năng tải điện dung của cổng logic.
6. Đặc trưng truyền của cổng logic TTL
Đặc trưng truyền – biểu thò sự thay đổi lối ra theo thế lối vào – có đặc trưng
dốc và hẹp. Vì vậy, cần tiến hành thí nghiệm này một cách tỉ mỉ.
6.1. Nối mạch trong mảng D1-1 theo sơ đồ D1-5a. nối lối vào A của IC3/a với
điểm D của biến trở P1.
6.2. Dùng đồng hồ đo thế vào và ra của cổng.
6.3. Vặn P1 để đặt thế Vi(D)=0. Đo thế ra tại C của IC4/a. thay đổi P1 để thế ra
có giá trò +2.5V, đo giá trò thế vào. Thay đổi P1 quanh giá tri vừa xác lập, đo
giá trò thế ra. Thay đổi P1 để thế ra có giá trò +3.75V, đo giá trò thế vào.
Thay đổi P1 quanh giá tri vừa xác lập, đo giá trò thế ra. Thay đổi P1 để thế ra

có giá trò +1.25V, đo giá trò thế vào. Thay đổi P1 quanh giá tri vừa xác lập,
đo giá trò thế ra. Ghi giá trò vào bảng D1-17.
Bảng D1-17.
Vi(D) 0V 1.25V 2.5V 3.75V 5V
Vo(C)

Biểu diễn đồ thò sự phụ thuộc thế ra (trục y) theo thế vào (trục x).

II. Các đặc trưng của cổng CMOS.
Nhiệm vụ:
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
21

Tìm hiểu các đặc trưng cơ bản của cổng logic CMOS để áp dụng trong thiết kế
điện tử.
CMOS là linh kiện có công suất tiêu thụ nhỏ, hoạt động với năng lượng rất thấp.
Vì vậy trong quá trình thưc nghiệm cần lưu ý để tránh làm hỏng vi mạch:
-Chỉ tác động xung từ máy phát vào sơ đồ đã có nguồn +VDD.
-Biên độ xung tác động cần nhỏ hơn +VDD, vào cỡ 90% VDD.
-Trong thí nghiệm, khi thay đổi nguồn +VDD, biên độ xung lấy từ máy phát
CLOCK
GENERATOR cũng tương ứng thay đổi theo.
Trong trường hợp sử dụng máy phát ngoài, cần chú ý là khi tăng +VDD, cần
phải thay đổi
+VDD trước, sau đó mới tăng biên độ xung tác động vào sơ đồ. Ngược lại, khi
cần giảm
VDD, phải giảm biên độ xung vào trước, sau đó giảm +VDD.
Các bước thực hiện:
1. Cấp nguồn 0…+15V cho mảng mạch D1-4.

2. Đặt giá trò nguồn +VDD=+5v.
3. Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS: Hình D1-6a.
2.1. Cấp nguồn 9…+15V cho chốt +V của R5 và P1 (mảng D1-1).
Nối đầu ra C của íC/a (mảng D1-4) với LED 0 của bộ chỉ thò logic
(LOGICINDICATORS)











Hình D1-6a. Đo mức thế ngưỡng hoạt động của cổng logic CMOS.

Dùng dây có chốt hai đầu nối lối vào A của cổng íC/a với điểm D của để
lấy điện thế từ biến trở
P1 (mảng D1-1). Đầu B để lửng.
0
7
14
D
1A
1
A
B
C

2
+5V
VDD
P1
500 40%
R5
510
4011
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
22

Vặn từ từ biến trở P1 để xác đònh vò trí lối ra chuyển từ 1-0, tương ứng đèn
LED từ tắt-sáng. Đo giá trò thế vào cổng (V0-1). ng với vò trí này.
Văn tứ tứ biến trở P1 để xác đònh vò trí lối ra chuyển từ 1-0, tương ứng đèn
LED từ sáng->tắt. Đo giá trò thế vào cổng (V1-0) ứng với vò trí này.
Ghi kết quả vào bảng D1-18.
Thay đổi thế +VDD từ +5V lên +10V và +15V. Lặp lại thí nghiệm, ghi kế6 quả
vào Bảng D1-18
Bảng D1-18
IC1/a VDD=+5 VDD=+10 VDD=+15
V
0->1

V
1->0


2.2. Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế cho các mức logic cao
(1) và thấp (1) để đảm bảo sự làm việc ổn đònh của cổng logic.

2.3. So sánh khoảng thế làm việc của sơ đồ CMOS với TTL.
4. Mức thế lối ra của cổng logic CMOS (Hình D1-6b.)












Hình D1-6b. Đo mức thế lối ra của cổng logic CMOS.

3.1. Cấp nguồn 0…+15V cho chốt +V của R5 và P1 (mảng D1-1).
Đặt thế +VDD=+5V. Nối J3, cấp nguồn cho biến trở P1.
Nối đầu ra C của íC/a với đồng hồ đo thế. Dùng dây có chôt hai đầu nối lối
vào A của cổng IC/a với điểm D để lấy điện thế từ biến trở P1. Đầu B để lửng.
Vặn biến trở P1 để lối ra chuển từ 0-1, đo giá thế ra ứng với mức cao.
Vặn biến trở P1 để lối ra chuyển từ 1-0. Đo giá trò thế ra ứng với mức thấp.
Ghi kết quả vào bảng D1-19
7
14
D
1A
1
A
B

C
2
+
-
+5V
VDD
P1
500 40%
R5
510
4011
R5
510
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
23

Thay đổi thế+VDD từ +5V lên +15V. Lặp lại thí nghiệm, ghi kết quả vào
Bảng D1-19.
Bảng D1-19
IC1/a VDD=+5 VDD=+10 VDD=+15
Vc – (1)
Vc – (0)

3.2. So sánh khoảng thếâ làm việc của sơ đồ CMOS với TTL.

5. Công suất tiêu tán của cổng logic CMOS.
Thí ngiệm cho phép xem xet ảnh hưởng tần số làm vòec lên công suất tiêu tán
của cổng CMOS.
4.1. Nối mảng mạch D1-4 theo sơ đồ D 1-6c Nối dây cấp nguồn qua đồng hồ do

(-2mA)
Ban đầu đặt +VDD=+5V.












Hình D1-6c. Sơ đồ do công suất tiêu tán gónh của cổng logicCMOS
4.2. Nối các lối vào của IC1 xuống đất. Đo dòng tiêu tán khi IC1 chưa hoạt
động. Nối các lối vào của IC1 lên nguồn +VDD. Đo dòng tiêu tán khi IC1 chưa
hoạt động.
4.3. Đặt thang đo thế lối vào của dao đông ký 5V/cm
Đặt thời gian quét của dao động ký ở 1ms/cm.
Chỉnh cho cả hai tia nằm giữa khoảng phần trên và phần dưới của màn dao
độngký. Sử dụng các nút chỉnh vò thí để dòch tia theo chìeu X và Y về vò trí
để quan sát.
Nối kênh I dao động ký với lối vào A(IC1/a). Nối kênh 2 dao động ký với
điểm C(IC1/a)
mA
14
13
12
11

10
9
8
7
6
5
4
3
1D
1C
1B
J2
J1
ML
K
I
H
G
F
E
1A
1
A
B
C
2
C4
33nF
C3
10nF

C2
1nF
C1
220p
R4
510
R3
1k
R2
5k1
R1
5k1
4011
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
24

Để quan sát thế ra.
4.4. Đặt máy phát xungCLOCK GENERATOR của thiết bò chính DTS=21 ở chế
độ phát với
Tần số 1kHz. Nối lối ra CMOS của máy phát xung với lối vào A của IC1/a.
4.5. Quan sát và vẽ lại dạng xung ở lối raIC1/a.
4.6. Nối lôi ra C của IC1/a với L (tụ C3=10nF).(hình D1-6d).

Hình D1-6d. Sơ đồ do công suất tiêu tán động của cổng logic CMOS.

Quan sát và vẽ lại dạng xung ở lối ra IC1/a.
Tăng tần số máy phát lên 5kHz và 10kHz. Ghi giá trò dòng tiêu tán IDD theo
các tần số vào bảng D1-20
4.7. Thay đổi nguồn +VDD lên +15V (Biên độ xung máy phát ở lối ra CMOS co
biên độ từ tăng theo) Lặp lại bước thí nghiệm 4.6. Ghi kết quả vào bảng D1-20.

Bảng D1-20.
+VDD KIỂU LÀM VIỆC 1KHz 5KHz 10KHz
C3=0 (không nối C-L) +5V
C=10 nF (có nối C-L)
C3=0 (không nối C-L) +10V
C=10 nF (có nối C-L)
C3=0 (không nối C-L) +15V
C=10 nF (có nối C-L)

5. Đặc trưng truyền của cổng.
Đặc trưng truyền-biểu thò sự thay đổi thế lối ra theo thế lối vào-có đặc trưng lốc
và hẹp. Vì vậh, cần tiến hành thí nghiệm này 1 cách tỉ mỉ.
CLOCK GEN
CMOS
OUT
mA
14

13
12
11
10
9
8
7
6
5
4
3
1D
1C
1B
ML
K
I
1A
1
A
B
2
DAO DONG KY
1kHz
1kHz
+15V
C4
33nF
C3
10nF

C2
1nF
C1
220p
4011
Trường Đại Học Cơng Nghiệp Tp.HCM
Giáo trình thực hành điện tử số.
25

5.1. Nối mâch trong mảng mạch D1-4 theo sơ đồ D1-6b.
Cấp thê 9…+15V cho chốt +V(R5và biến trở P1).
5.2. Sử dụng đồng hồ đo để đo thế vào và thế ra cổng CMOS.
5.3 Ban đầu đặt +VDD=+3,5V.
Vặn P1 để đặt thế Vi(D)=0. Đo thế ra tại C của IC1/a.
Tha đổi từ từ P2 để thế ra có các giá trò lần lượt như trong bảng D1-21, Đo giá
trò thế vào bảng D1-21
5.4. Thay đổi thế nguồn +VDD lên +5V, +10V và +15V, lặp lại bước 5,3. Ghi
giá trò đo vào bảng D1-21.
Bảng D1-21
VDD= +3.5V VDD= +5 V VDD= +10V VDD= +15V
Vi(D) Vout(C) Vi(D) Vout(C) Vi(D) Vout(C) Vi(D) Vout(C)
0 0 0 0
0.5 0.5 1.0 2
1.0 1.0 2.0 4
1.75 2.5 5.0 7.5
2.5 4.0 8.0 11
3.0 4.5 9.0 13
+3.5 +5 +10 +15

Biểu diển đồ thò đặc trưng truyền của vi match CMOS khi chế độ nuôi khác

nhau, trục 6 biểu diễn thế ra, trục x biểu diễn thế vào.
Nhận xét về chọn thế nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch
CMOS
III. Đặc trưng trễ của cổng logic.
1. Đặc trưng trễ của cổng logic TTL.
Đặc trưng trễ – biểu thò sự chậm thời gian thay đổi thế lối ra theo thế lối vào
– đối với cổng TTL có đặc trưng khoảng nano giây (10-9sec). Vì vậy, cần tiến
hành thí nghiệm này khi nối tiếp nhiều cổng để tạo thời gian trễ đủ lớn, nhằm
dễ dàng đo đạc.
1.1. Nối nguồn +5V của DTS-21 với chốt nguồn +5 của mảng D1-1, sử dụng IC1.