Tn Kỹ Thuật Số.pdf

ĐẠI HỌC BÁCH KHOA – ĐẠI HỌC ĐÀ NẴNG
KHOA ĐIỆN TỬ - VIỄN THÔNG
----------

BÁO CÁO
TN KỸ THUẬT SỐ
Giáo viên hướng dẫn:

ThS.Vũ Vân Thanh
Sinh viên thư ̣c hiên:
̣

Đà Nẵng, năm 2023


Bài 1: Giới thiệu Modeling, Verilog, và các cổng logic cơ bản
Part 1: Modeling, Simulating, and Testing a Digital
Comparator
Laboratory Part 1:
1. Vẽ sơ đồ logic sử dụng các cổng logic đã được sử dụng để xây dựng mạch kỹ
thuật số trong mã nguồn Verilog. Sử dụng cùng tên tín hiệu được chỉ định
trong mã nguồn. Sử dụng các cổng AND, OR và NOT.

- Cổng AND

+ Dạng sóng

+ Chỉnh cấu hình chân cho Kit nạp:


Với đầu vào I1 và I2, ta set vị trí cơng tắc SW1 và SW2 tương ứng ở vị trí

PIN_L22 và PIN_21, tương tự với đầu ra O ở vị trí đèn LED0 tương ứng vị trí
PIN_R20

Sau đó ta có sơ đồ hoàn chỉnh sau khi gắn chân vào các cổng vào và ra như sau:

Tiến hành quét và nhận diện Kit sau đó nạp


Ta có kết quả như sau:

- Cổng OR


+ Dạng sóng:

+ Chỉnh cấu hình chân tương tự như trên, ta có kết quả như sau:


- Cổng NOT

+ Dạng sóng:


+ Chỉnh cấu hình chân cho Kit nạp

Ta set đầu vào I vị trí cơng tắc SW0 tương ứng với vị trí PIN_L22 và đầu ra O
vị trí LED0 tương ứng vị trí PIN_R20

Ta có kết quả như sau:

2. Vẽ bảng chân lý cho mạch này. Nhìn vào dạng sóng từ mơ phỏng của bạn có thể
hữu ích. Bảng chân lý cho mạch logic có một bên đầu vào và một bên đầu ra. Phía
đầu vào liệt kê tất cả các kết hợp đầu vào có thể có cho mạch và phía đầu ra liệt kê
(các) giá trị của (các) đầu ra cho mỗi kết hợp đầu vào. Hình 4 bên dưới hiển thị ký
hiệu logic và bảng chân lý liên quan cho cổng AND. Phía bên trái của bảng chân lý
xây dựng tất cả 4 kết hợp đầu vào có thể và phía bên phải đưa ra đầu ra tương ứng.


- Giải pháp
+ AND GATE
- Truth Table

Dạng sóng:

- OR GATE
Truth Table:


Dạng sóng

- NOT GATE
Bảng sự thật ( chân trị , chân lý ):

Dạng sóng:

3. Khi bạn chạy mơ phỏng. Đầu ra của chương trình Verilog giống hay
khơng giống với bảng chân lý của bạn?
Trả lời: Khi chạy mô phỏng đầu ra chương trình Verilog giống với bảng
chân lý

4. Thay đổi giá trị của độ trễ trong chương trình từ 10 thành 0. Chạy lại mơ
phỏng. Đầu ra của chương trình Verilog đồng ý hay khơng đồng ý với bảng
chân lý của bạn? Hãy giải thích bất kỳ sự khác biệt.
5. Thay đổi độ trễ trong chương trình trở lại đơn vị 10 lần. Thay đổi
stimDelay trong mô-đun thử nghiệm thành đơn vị 5 lần. Thay đổi này có ảnh
hưởng gì đến đầu ra của mơ phỏng của bạn?
6. Có lợi thế gì khi sử dụng một chương trình như Verilog? Nêu ba ý hoặc
nhiều hơn.
Trả lời:
- Giúp người làm có cái nhìn tổng qt về mạch
- Giúp chúng ta xem được đồ thị sóng
- Giúp xem cách hoạt động của mạch
Cụ thể khi thực hiện với cổng AND
1. Báo cáo phải bao gồm một bản sao kết quả mơ phỏng của mình. Những kết
quả như vậy phải bao gồm mã nguồn, dạng sóng và đầu ra tệp văn bản.
Note, this does not mean one set of results is duplicated three times.



Part 2: Modeling, Simulating, and Testing khối Logic đa năng
Trong phần 1, chúng ta đã bắt đầu với một mô hình Verilog đã biết của một hệ
thống đơn giản. Chúng tơi đã tổng hợp sau đó xác nhận hành vi được mơ hình
hóa của hệ thống và cuối cùng triển khai hệ thống bằng cách sử dụng FPGA của
Altera. Bây giờ hãy lặp lại quy trình đó cho Khối logic đa chức năng được đưa
ra trong Hình 5.
File Creation and Simulation
Sử dụng Verilog mức cổng, tạo mã nguồn cho mô-đun cho phép lựa chọn 3
hàm logic 2 đầu vào khác nhau: AND, OR và XOR (Xem Hình 5 và Bảng 1)

Như chúng ta đã thấy trong mơ hình đầu tiên, tên mô-đun Verilog cho các cổng
này giống với loại cổng, ngoại trừ chúng phải ở dạng chữ thường. Đảo trong
Verilog được gọi là not gate.
· Thực hiện theo sơ đồ mạch và các bài tập lựa chọn được hiển thị ở trên.
· Tạo mã nguồn cho mơ hình cấp cổng (cấu trúc).


Implementation and Test
Sau khi xác nhận hoạt động của thiết kế, bây giờ chúng tôi thực hiện mạch.
Trong Quartus IDE, hãy tạo một dự án mới và nhập tệp mã nguồn Đa chức năng
của bạn. Chỉ định các chân để kết nối từng đầu vào của hệ thống với một trong
các công tắc và tương tự, mỗi đầu ra với một trong các đèn LED trên bảng DE1.
Xác nhận rằng chức năng của thiết kế của bạn phù hợp với bảng chân lý của nó.
Laboratory Part 2: Combinational Circuit Design
Your report for part 2 must contain the following,
1. A copy of the Verilog source code for the Multifunction Logic Block,
the testbench, and the tester.


2. A copy of the simulation results.

- Verilog



Logic Reduction
Trong Bài thí nghiệm đầu tiên của chúng ta đã làm việc với mạch đa chức năng
logic có thể lựa chọn trong hình 6 bên dưới. Hãy xem lại mạch đó và khám phá
việc đơn giản hóa thiết kế.

1. Bước đầu tiên, hãy vẽ bản đồ Karnaugh cho mạch điện trong Hình 6

SEL1

SEL2

A

B

Result

0

0

0

0

0

0

1

0

0

0

1

0

2

0

0

1

0

0

3

0

0

1

1

1

4

0

1

0

0

0

5

0

1

0

1

1

6

0

1

1

0

1

7

0

1

1

1

1

8

1

0

0

0

0

9

1

0

0

1

1


10

1

0

1

0

1

11

1

0

1

1

0

12

1

1

0

0

0

13

1

1

0

1

0

14

1

1

1

0

0

15

1

1

1

1

0

Từ bản đồ Karnaugh mà bạn vừa vẽ, bạn có thể thấy bất kỳ cách nào để hoán
đổi chỉ hai trong số các dịng lựa chọn sao cho có thể giảm thiểu logic cho
mạch này không? Tại sao chúng ta có thể làm điều này?
Thiết kế rút gọn khơng được sử dụng bất kỳ cổng XOR nào. Hiển thị bảng
phân công lựa chọn sửa đổi và vẽ sơ đồ mạch cho mạch giảm này.

Tạo một tệp nguồn Verilog mới cho thiết kế đã sửa đổi của bạn và chạy mô
phỏng


2. Các đường dẫn độ trễ lan truyền dài nhất và ngắn nhất, từ đầu vào đến đầu
ra, thông qua triển khai ban đầu của bạn từ bài 1 là gì?
Trường hợp 1:


Trường hợp 2:

Trường hợp 3:

• Đường trễ lan truyền dài nhất là Trường hợp đầu tiên.
• Đường trễ lan truyền ngắn nhất là Trường hợp thứ hai và Trường hợp thứ ba.

4. Các đường trễ lan truyền dài nhất và ngắn nhất, từ đầu vào đến đầu ra, thông qua
mạch sửa đổi của bạn là gì?


Trường hợp 1:

Trường hợp 2:

Trường hợp 3:


Trường hợp 4:

Trường hợp 5:

• Đường trễ lan truyền dài nhất là trường hợp thứ nhất và thứ hai.
• Đường trễ lan truyền ngắn nhất là trường hợp thứ ba, thứ tư và thứ năm.


LAB 2: HỆ TỔ HỢP VÀ HỆ TUẦN TỰ
1. Khảo sát FipFlop
Khảo sát bảng chân lý của các FF, từ đó dùng phương pháp vẽ mạch trên dự án
Quartus II, khảo sát các kết quả thông qua mô phỏng.
DFF:


TFF:

RSFF:


JKFF: