Bao Cao Do An Ktxs.docx

ĐẠI HỌC CƠNG NGHIỆP HÀ NỘI
TRƯỜNG CƠ KHÍ – Ơ TÔ
----------------------

ĐỒ ÁN MÔN HỌC
KỸ THUẬT XUNG SỐ
SỬ DỤNG BỘ MUX THIẾT KẾ MẠCH TẠO
VÀ KIỂM TRA CHẴN CÁC CHUỖI DỮ LIỆU 5 BIT

GVHD: Ths. Hà Thị Phương
Nhóm:

8

Lớp, Khóa:

20231FE6021002

K15

Sinh viên:

Ma Văn Hùng

- 2020604080

Lê Thị Phương Huệ - 2020405498
Cao Phan Lương

- 2020605618

HÀ NỘI, 25 THÁNG 12 NĂM 2023


LỜI CẢM ƠN
Lời đầu tiên, em xin gửi lời cám ơn chân thành đến cô Hà Thị Phương, người đã dành
thời gian và kiến thức tận tâm để hỗ trợ và hướng dẫn em trong q trình hồn thành cơng
việc thiết kế mạch. Sự sự giúp đỡ của cô không chỉ giúp em nắm vững kiến thức mà còn tạo
điều kiện thuận lợi để em phát triển kỹ năng và kiến thức cá nhân.
Cơ đã khơng ngừng khích lệ và hỗ trợ em vượt qua những thách thức trong quá trình
học tập và nghiên cứu. Nhờ có sự hướng dẫn và sự động viên từ cơ, em đã có thể hồn thành
cơng việc thiết kế mạch với hiệu suất tốt nhất.
Em hết sức biết ơn với tình cảm và sự nhiệt huyết mà cô Hà Thị Phương và cũng đồng
thời cám ơn quý thầy cô và các bạn phần nào giúp nhóm mình hồn thành đề tài này.
Trong đề tài khơng tránh khỏi sự thiếu sót rất mong sự góp ý của cơ và các bạn để đề
tài được hồn thiện hơn.

Hà nội, ngày 25 tháng 12 năm 2023
Nhóm 8


TĨM TẮT ĐỒ ÁN
Đồ án này trình bày về “Sử dụng bộ MUX thiết kế mạch tạo và kiểm tra chẵn cho
chuỗi dữ liệu 5 bit”. Tập trung vào việc áp dụng bộ Multiplexer (MUX) trong việc tạo ra
các bit chẵn từ dãy bit đầu vào. Trong ngữ cảnh này, MUX đóng vai trị quan trọng trong
việc lựa chọn và kết hợp các tín hiệu đầu vào theo các yêu cầu tạo bit chẵn và kiểm tra cụ
thể.
Đề tài này bao gồm việc nghiên cứu về cách thức hoạt động của bộ MUX, các ứng
dụng của MUX trong việc xử lý dữ liệu số, và cách mà MUX có thể được sử dụng để tạo ra
các bit chẵn từ dãy bit đầu vào. Nó cũng có thể xoay quanh việc phân tích, thiết kế, và triển

khai mạch logic sử dụng bộ MUX nhằm tạo ra một mơ hình hoặc ứng dụng cụ thể.
Các nghiên cứu và dự án liên quan đến đề tài này có thể đặt ra các vấn đề như cải thiện
hiệu suất, tối ưu hóa mạch logic, tích hợp mạch, và tính ứng dụng trong các hệ thống số
phức tạp hơn. Đồng thời, đề tài cũng có thể đi sâu vào việc phân tích sự ứng dụng của mạch
tạo bit chẵn trong ngữ cảnh của các ứng dụng cụ thể trong lĩnh vực kỹ thuật điện tử, viễn
thơng, và máy tính.


MỤC LỤC
CHƯƠNG 1 MỞ ĐẦU.................................................................................................5
1.1 Tổng quan..........................................................................................................5
1.2 Nhiệm vụ đề tài.................................................................................................5
1.3 Phân chia cơng việc trong nhóm........................................................................6
CHƯƠNG 2 LÝ THÚT..........................................................................................7
2.1 Bộ dồn kênh MUX............................................................................................7
2.2 Sơ đồ khối hệ thống...........................................................................................8
2.3 Mạch tạo Bit Parity chẵn...................................................................................9
2.3.1 Nguyên lý tạo Bit Parity chẵn..................................................................9
2.3.2 Cách kết nối các bộ MUX......................................................................10
2.3.3 Cấu tạo mạch tạo bit chẵn......................................................................11
2.4 Mạch kiểm tra chuỗi dữ liệu chẵn....................................................................13
2.4.1 Nguyên lý mạch kiểm tra chẵn...............................................................13
2.4.2 Cách kết nối các bộ MUX để tạo ra mạch..............................................15
2.4.3 Cấu tạo mạch kiểm tra bit chẵn..............................................................15
CHƯƠNG 3 THIẾT KẾ, MÔ PHỎNG VÀ THỰC HIỆN PHẦN CỨNG............17
3.1 Yêu cầu thiết kế...............................................................................................17
3.2 Phân tích thiết kế.............................................................................................17
3.2.1 Tạo tín hiệu đầu vào...............................................................................17
3.2.2 Tạo bộ nguồn ổn định 5V.......................................................................18
3.2.3 Báo tín hiệu............................................................................................18

3.3 Thiết kế mạch tạo và kiểm tra..........................................................................19
3.4 Mô phỏng mạch trên phần mềm Proteus.........................................................22
3.5 Thiết kế mạch In trên phần mềm Altium.........................................................23
CHƯƠNG 4 KẾT QUẢ THỰC HIỆN.....................................................................24
4.1 Đo đạc và kiểm nghiệm mạch sau khi hoàn thiện............................................24
4.1.1 Cách thức đo đạc....................................................................................24
4.1.2 Tiến hành đo và kiểm nghiệm................................................................24
4.2 Kết luận sau khi đo đạc....................................................................................25
4.2.1 Trước khi cắm điện cho hoạt động.........................................................25
4.2.2 Sau khi cắm điện....................................................................................25
4.3 Đánh giá kết quả làm việc nhóm.....................................................................26
CHƯƠNG 5 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN..........................................27
5.1 Kết luận:..........................................................................................................27
5.2 Phương hướng phát triển cho đề tài.................................................................27
CHƯƠNG 6 TÀI LIỆU THAM KHẢO...................................................................28


DANH MỤC HÌNH ẢNH
Hình 1: Sơ đồ khối tổng quan mạch dồn kênh MUX............................................7
Hình 2 Ứng dụng bộ MUX thiết kế mạch tổ hợp..................................................7
Hình 3 Sơ đồ khối chức năng hoạt động của hệ thống..........................................8
Hình 4 Ghép hai bộ MUX 8 -1............................................................................10
Hình 5 Ghép bộ MUX 8 -1 và bộ MUX 4-1.......................................................11
Hình 6 Bộ MUX 4-1 kiểm tra dữ liệu từ 2 bit ra của bộ MUX 8-1.....................16
Hình 7 Mắc cơng tắc theo cách 1........................................................................17
Hình 8 Mắc cơng tắc theo cách 2........................................................................17
Hình 9 Nguyên lý mạch nguồn 5V sử dụng IC 7805..........................................18
Hình 10 Bật đèn led bằng cách nối đất................................................................18
Hình 11 Bật đèn led bằng cách nối nguồn...........................................................18
Hình 12 Nguyên lý mạch tạo bit chẵn.................................................................19

Hình 13 Nguyên lý mạch kiểm tra chẵn..............................................................20
Hình 14 Mạch tạo dữ liệu đầu vào......................................................................21
Hình 15 Mạch hiển thị LED................................................................................21
Hình 16 Mơ phỏng mạch tạo và kiểm tra với dữ liệu vào là 10000.....................22
Hình 17 Mơ phỏng mạch tạo và kiểm tra với dữ liệu vào là 10100.....................22
Hình 18 Mơ phỏng mạch tạo và kiểm tra với dữ liệu bị lỗi bit S4......................23
Hình 19 Mạch In được thiết kế trên phần mềm ALTIUM...................................23
Hình 20 Mạch điện mặt trước.............................................................................24
Hình 2021 Kết quả đo điện áp đầu vào IC..........................................................26

DANH MỤC BẢNG BIỂU
Bảng 1 Phân công nghiệm vụ, công việc và thời gian hoàn thành........................6
Bảng 2 Bảng trạng thái mạch tạo bit chẵn sử dụng bộ MUX cho buỗi 5 bit.........9
Bảng 3 Bảng trạng thái S0 S1 S2 điều khiển bộ MUX 8-1.................................11
Bảng 4 Nguyên lý tạo bit chẵn từ bit S3, S4 và đầu ra mạch tạo chẵn................12
Bảng 5 Bảng trạng thái mạch kiểm tra bit chẵn...................................................13
Bảng 6 Bảng chân lý tạo bit chẵn từ 3 bit S3, S4, P............................................15
Bảng 7 Bảng chân lý tạo Bit chẵn từ đầu ra của 2 mạch tạo chẵn.......................16
Bảng 8 Thông số thu được khi đo đạc.................................................................24
Bảng 9 Đánh giá chất lượng hoạt động nhóm theo từng thành viên....................26


CHƯƠNG 1 MỞ ĐẦU
1.1 Tổng quan
Trong lĩnh vực kỹ thuật số, thiết kế mạch tạo bit chẵn phản ánh một khía cạnh quan
trọng của việc đảm bảo tính tồn vẹn dữ liệu và độ tin cậy của hệ thống thông tin. Nguyên
lý cơ bản của mạch tạo bit chẵn là thêm một bit vào cuối một chuỗi bit nhất định để làm cho
tổng số bit chẵn nhất định có giá trị chẵn. Điều này thường được thực hiện thông qua các
cấu trúc logic, như cổng XOR, để xác định số lượng bit của một trong hai trạng thái thường là bit '0' hoặc '1' - trong một chuỗi dữ liệu và sau đó thêm một 'bit chẵn' thích hợp.
Những ưu điểm của mạch tạo bit chẵn là không thể bàn cãi: nó cung cấp một cách

đơn giản và hiệu quả để tăng cường độ tin cậy mà không yêu cầu nhiều nguồn lực bổ sung.
Chúng cũng cung cấp cho các nhà thiết kế linh động trong việc tích hợp với các hệ thống kỹ
thuật số khác mà không gặp quá nhiều rắc rối về tương thích hay cấu hình.
Tuy vậy, mạch tạo bit chẵn cũng có nhược điểm. Ví dụ, nó chỉ có khả năng phát hiện
lỗi đơn giản như bit bị thay đổi từ '0' thành '1' hoặc ngược lại và không thể phát hiện các lỗi
phức tạp hơn hoặc các lỗi xảy ra theo mẫu. Do đó, trong một số ứng dụng cần độ tin cậy
cao, việc sử dụng mạch tạo bit chẵn có thể phải được kết hợp với các phương pháp
1.2 Nhiệm vụ đề tài
-

Phân tích Đầu Vào dữ liệu: Xác định chuỗi dữ liệu 5 bit đầu vào.

-

Xác định Bit Chẵn: Tính tốn bit chẵn cho chuỗi 5 bit đầu vào

-

Thiết kế Mạch sử dụng MUX: tính tốn tạo bit chẵn cho chuỗi dữ liệu 5 bit đầu vào
với bộ MUX. Bằng cách kiểm tra 5 bit nếu là lẻ thì thêm “1” để dãy bit là chẵn. Và
ngược lại “0” nếu chuỗi bit là chẵn.

-

Thiết lập Tín hiệu Điều khiển (Select Lines): Xác định và thiết lập các tín hiệu điều
khiển cho MUX

-

Kiểm tra và Debug Mạch: Sau khi mạch được thiết kế, cần phải thực hiện kiểm tra để

đảm bảo rằng nó hoạt động hợp lý.

-

Xác minh Chức năng Kiểm Tra: Kiểm tra xem mạch có thể đúng đắn nhận diện trạng
thái chẵn của dữ liệu 5 bit (tức là, có tổng số bit '1' chẵn hay không).


1.3 Phân chia cơng việc trong nhóm
Bảng 1 Phân cơng nghiệm vụ, cơng việc và thời gian hồn thành
Ngày Ngày
Trạn
bắt
kết
g thái
đầu
thúc
hoạt
thực thực
động
tế
tế

Người
thực
hiện

ST
T

Cơng việc

1

Tìm hiểu nơi dung
kiến thức

21/1
1

25/1
1

Huệ,
Hồn
Lương,
thành
Hùng

Thống nhất ý kiến

2

Phân tích ngun lý
mạch tạo bit chẵn

25/1
1

26/1

1

Hồn
thành

Huệ

Đưa ra các phương
pháp

Phân tích nguyên lý
mạch kiểm tra
Thiết kế Mô phỏng
trên phần mềm
Proteus
Thiết kế mạch trên
phần mềm Altium
Tìm mua các linh
kiện

25/1
1

26/1
1

Hồn
thành

Lương

Đưa ra các phương
pháp

26/1
1

28/1
1

Hồn
thành

Hùng

Mơ phỏng chạy ổn
định

28/1
1
31/1
1

30/1
1
31/1
1

Hồn
thành

Hồn
thành

7

In mạch và ăn mịn
trên Phíp đồng

31/1
1

5/12

Hồn
thành

Huệ

Mạch ăn mịn cịn
nhiều lỗi

8

Lắp ráp linh kiện
hồn thiện mạch In

5/12

10/1
2

Hồn
thành

Hùng

Mạch chạy bị sai kết
quả

9

Kiểm tra lỗi của
mạch

10/1
2

15/1
2

Hồn
thành

Hùng

Mạch bị lỗi do
khơng nối đất cho
đầu vào IC

Sửa lại mạch trên

phần mềm Altium
In mạch và ăn mịn
trên Phíp đồng
Lắp ráp linh kiện
hồn thiện mạch In

15/1
2
16/1
2
18/1
2
15/1
2
17/1
2

16/1
2
18/1
2
20/1
2
25/1
2
25/1
2

Hồn
thành

Hồn
thành
Hồn
thành
Hồn
thành
Hồn
thành

Hùng

Sửa và mơ phỏng lại

Huệ

Làm lại mạch mới

3
4
5
6

10
11
12
13

Viết báo cáo

14

Thiết kế Slide
thuyết trình

Hùng
Lương

Ghi chú

Làm vội nên thiết kế
sai phần tạo dữ liệu
Mua thiếu nên phải
mua nhiều lần

Hùng
Huệ

Trễ deadline

Lương

Trễ deadline


CHƯƠNG 2 LÝ THUYẾT
2.1 Bộ dồn kênh MUX
Bộ ghép kênh là mạch có 2n đầu vào biến, n đầu vào điều khiển, 1 đầu vào chọn
mạch và một đầu ra. Tùy theo giá trị của n đầu vào điều khiển mà đầu ra sẽ bằng một trong
những giá trị ở đầu vào.
Sơ đồ khối:

Hình 1: Sơ đồ khối tổng quan mạch dồn kênh MUX
Nếu giá trị thập phận của n đầu vào điều khiển bằng j thì Y = Xj
Phương trình tín hiệu ra của MUX 2n – 1
Y = X 0 ( A n−1 A n−2 … A 0 )+ X 1 ( A n−1 A n−2 … A1 A 0 ) +…+ X 2 −1 ( A n−1 A n−2 … A1 A 0 )
n

Có nhiều ứng dụng khi sử dụng bộ MUX có thể kể đến như:
-

Mở rộng bộ MUX với nhiều đầu vào

dữ

liệu (mở rộng 8-1 thành 16-1)
-

Chuyển đổi chuỗi dữ liệu từ song song
sang nối tiếp

-

Dồn kênh để thiết kế tổ hợp

Trong khuôn khổ của đồ án này tập trung đến
việc ứng dụng bộ MUX trong việc dồn kênh để thiết kế

tổ

hợp với các ưu điểm như: khơng phải đơn giản biểu

thức nhiều, dùng ít IC hơn và dễ dàng thiết kế. Để tạo
mạch tạo và kiểm tra chẵn cho chuỗi dữ liệu 5 bit

ra
Hình 2 Ứng dụng bộ MUX
thiết kế mạch tổ hợp


2.2 Sơ đồ khối hệ thống

Hình 3 Sơ đồ khối chức năng hoạt động của hệ thớng
Chú thích:

Giải thích chức năng hoạt động của từng khối:
-

Khối nguồn: cung cấp năng lượng cho tồn hệ thống

-

Khối nhập dữ liệu: có chức năng nhận tín hiệu điều khiển từ người dùng và

đưa tín hiệu đó đến hệ thống.
-

Khối xử lý tạo bit chẵn: khối này có chức năng thêm một bit khi đầu vào dữ

liệu là lẻ. Để làm sao chuỗi dữ liệu ln là chẵn
-

Khối tạo bit lỗi: vì trong sơ đồ khối là một khối kín vì vậy mạch tạo ra các dữ

liệu được truyền đi sẽ khơng có lỗi trong quá trình nhận. Vì vậy ta thêm một chức năng tạo
các bit lỗi để kiểm tra chức năng kiểm tra lỗi có hoạt động hay khơng.
-

Khối xử lý kiểm tra dữ liệu: khối này xử lý các tín hiệu nhận được từ bên

truyền và xác định chuỗi dữ liệu có chẵn hay khơng. Nếu chuỗi dữ liệu là chẵn thì khơng
báo lỗi. Nếu dữ liệu là lẻ thì báo lỗi.
-

Khối hiển thị: Vì tín hiệu điện khơng nhìn thấy được bằng mắt thường vì vậy

ta cần một chức năng hiển thị các tín hiệu đó ra ngồi bằng ánh sáng.


2.3 Mạch tạo Bit Parity chẵn
2.3.1 Nguyên lý tạo Bit Parity chẵn
Ta có 5 đầu vào S0, S1, S2, S3, S4 và 1 đầu ra P (P là Parity bit. Với P là bit thêm
vào để chuỗi bit dữ liệu ln là chẵn) có bảng trạng thái logic sau:
Bảng 2 Bảng trạng thái mạch tạo bit chẵn sử dụng bộ MUX cho buỗi 5 bit

DEC
0
1
2
3
4
5

6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29

S4
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1

S3
0
0

0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1

S2

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1

S1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
0

S0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
1
0
1

P
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0

0
1
1
0
1
0


30
31

1
1

1
1

1
1

1
1

0
1

0
1

Tối thiểu hóa hàm bằng phương pháp đại số ta có:

F=P= S4⨁ S3 ⨁ S2⨁ S1 ⨁ S0.
2.3.2 Cách kết nối các bộ MUX
Từ yêu cầu đề bài có 5 bit dữ liệu tương ứng với 5 bit để điều khiển bộ MUX. Với bộ
MUX 8-1 ta có 3 bit điều khiển, 8 ngõ vào và 2 ngõ ra Y và Y´ . Mà ta cần kiểm tra 5 bit dữ
liệu nên một bộ MUX 8-1 là không đủ để thực hiện yêu cầu. Nếu ta sử dụng bộ MUX 16-1
với 4 bit điều khiển, 16 bit vào dữ liệu, và 2 bit ra dữ liệu vẫn không đủ khả năng để thực
hiện yêu cầu.
Vì vậy ta cần ghép 2 bộ MUX để thực hiện yêu cầu kiểm tra 5 bit dữ liệu trên.

- Ghép 2 bộ MUX 8-1:
Với cách ghép này ta dùng đầu ra của bộ MUX thứ nhất ghép nối với đầu vào điều
khiển của bộ MUX thứ hai. Từ đó ta được 5 bit điều khiển và 2 đầu ra dữ liệu ở đầu ra bộ
MUX thứ hai.

Hình 4 Ghép hai bộ MUX 8 -1

- Ghép bộ MUX 8-1 và bộ MUX 4-1:


Ở cách ghép này ta dùng bộ MUX 8-1 kiểm tra 3 bit dữ liệu sau đó cho ra kết quả là
chẵn và lẻ ở hai đầu ra Y và Y´ . Với 2 bit này ta lại đưa vào đầu vào dữ liệu ở bộ MUX 4-1
và hai đầu vào điều khiển kết nối với hai bit dữ liệu còn lại cần kiểm tra.

Hình 5 Ghép bộ MUX 8 -1 và bộ MUX 4-1
2.3.3 Cấu tạo mạch tạo bit chẵn
So sánh 2 kết nối này ta thấy cách kết nối 2 bộ MUX cho kết quả tốt hơn vì tiết kiệm
được 1 bộ MUX 4-1 hơn nữa, ít phải nối dây hơn vì thể cho khả năng đi dây tốt hơn trên
mạch in. Vì vậy nhóm chọn cách 2 đối với đồ án này.
 Xét S0 S1 S2 điều khiển bộ MUX 8-1 với đầu vào điều khiển và 2 đầu ra Y và Y´ .
Với 3 bit đầu vào điều khiển tương ứng với 8 trạng thái có thể xảy ra. Mà parity bit thêm

vào để chuỗi dữ liệu luôn là chẵn nên với dữ liệu nào là lẻ thì parity bit sẽ bằng 1, ta có bảng
trạng thái của bộ MUX như sau:
Bảng 3 Bảng trạng thái S0 S1 S2 điều khiển bộ MUX 8-1

S2 S1 S0
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0

1

D
0
0
X
X
X
X
X
X
X

D
1
X
1
X
X
X
X
X
X

D
2
X
X
1
X

X
X
X
X

D
3
X
X
X
0
X
X
X
X

D
4
X
X
X
X
1
X
X
X

D
5
X

X
X
X
X
0
X
X

D
6
X
X
X
X
X
X
0
X

D
7
X
X
X
X
X
X
X
1

P

Y

Y´

0
1
1
0
1
0
0
1

0
1
1
0
1
0
0
1

1
0
0
1
0
1

1
0


Vì khơng thể tối thiểu hóa hàm bằng phương pháp bìa Karnaugh nên sử dụng phương
pháp đại số bool để tối thiểu hóa hàm trên.
Y´ =S 2 ⨁ S 1⨁ S 0

Vậy:

X0=X3=X6=X5=0;

P=Y =S 2 ⨁ S 1 ⨁ S 0

X1=X2=X4=X7=1

Nếu Y =0 ; Y´ =1 → 3 bit dữ liệu S0, S1, S2 là số chẵn
Nếu Y =1 ; Y´ =0 → 3 bit dữ liệu S0, S1, S2 là số lẻ


Xét S3 S4 là đầu vào điều khiển cho bộ MUX 4-1
Với 2 bit đầu vào điều khiển tương ứng với 4 trạng thái có thể xảy ra khi 2 bit là lẻ thì

thêm một bit bằng 1 để hai bit dữ liệu là chẵn. Chính vì vậy ta có bảng trạng thái:
Bảng 4 Nguyên lý tạo bit chẵn từ bit S3, S4 và đầu ra mạch tạo chẵn

S4
0
0
1

1

S3
0
1
0
1

D0
0
X
X
X

D1
X
1
X
X

D2
X
X
1
X

D3
X
X
X

0

P
0
1
1
0

Y

Y´

0
1
1
0

1
0
0
1

Vì khơng thể tối thiểu hóa hàm bằng phương pháp bìa Karnaugh nên nhóm sử dụng phương
pháp đại số bool để tối thiểu hóa hàm trên.
P=Y =S 4 ⨁ S 3
Y´ =S 4 ⨁ S 3

Xét các đầu vào D0, D1, D2, D3, D4 ta có:
 Nếu P=Y =0 → Hai bit S4 và S3 là số chẵn. Mà số chẵn sẽ phụ thuộc vào
2 đầu vào dữ liệu D0 và D3 tín hiệu có ở mức 0 hay khơng Nếu Y =0 tức

là S0, S1, S2 là chẵn và kết quả cho ra sẽ là chẵn.
 Nếu P=Y =1→ Hai bit S4 và S3 là số lẻ. Mà số lẻ sẽ phụ thuộc vào hai
đầu vào dữ liệu D1 và D2 tín hiệu có ở mức 1 hay khơng. Nếu Y´ =1 tức
là S0, S1, S2 là chẵn và kết quả cho ra sẽ là lẻ.
Vậy khi truyền chuỗi dữ liệu 5 bit qua hai bộ MUX 8-1 và MUX 4 -1 ta thu được
một bit P khi kết hợp với chuỗi ban đầu ta sẽ được một chuỗi dữ liệu 6 bit luôn chẵn.


2.4 Mạch kiểm tra chuỗi dữ liệu chẵn
2.4.1 Nguyên lý mạch kiểm tra chẵn
Tương tự như ở phần tạo bit parity chẵn ta có 4 bit dữ liệu S0, S1, S2, S3, S4 và có
thêm một bit dữ liệu khi tạo ra là P. P là bit dữ liệu bất kì được tạo ra nên ta coi mạch kiểm
tra là 6 bit dữ liệu.
Nếu chuỗi dữ liệu không là chẵn thì bit E (Error) sẽ bằng 1 và chuỗi dữ liệu truyền đi
bị lỗi.
Bảng 5 Bảng trạng thái mạch kiểm tra bit chẵn.

DEC
0
1
2
3
4
5
6
7
8
9
10
11

12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28

S4
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

S3
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1

S2
0
0
0
0
0
0
0
0
1

1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1

S1
0
0
0
0
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1

S0
0
0
1
1
0
0
1

1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

P
0
1
0
1
0
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

E
0
1
1
0
1

0
0
1
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
0
1
1
0
1


0
0
0
1

1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

1
Bảng trên ta có
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56

57
58
59
60
61
62
63

1
1
1
0
1
0
1
1
1
1
0
0
1
1
1
1
1
1
0
0
0
0

0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
0
0
0
0
1
0

1
1
0
0
1
1
0
1
0
0
1
1
1
0
0
1
0
0
0
0
0
1
0
0
1
1
0
1
0
1

0
1
0
1
0
1
1
0
0
1
1
0
0
1
0
1
1
0
1
0
0
1
1
1
0
0
0
1
1
1

1
1
1
0
0
0
0
0
1
0
0
0
1
1
1
0
0
1
0
1
1
0
0
1
1
0
1
0
1
0

0
1
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
1
1
1
1
0
0
0
1
1
1
0
0

1
0
1
1
0
1
0
0
1
1
0
1
1
1
1
1
1
0
0
0
1
1
1
0
1
1
1
1
1
1

0
1
1
1
1
1
1
0
6 bit đầu vào điều khiển tương ứng với 64 giá

trị. Trong đó có 32 bit bằng ‘1’ tương ứng với có 32 lần mạch kiểm
tra là lỗi và 32 bit bằng ‘0’ tương ứng với mạch khơng có lỗi.


Do khơng thể tối thiểu hóa hàm bằng phương pháp bìa
karnaugh nên sử dụng phương pháp đại số để tối thiểu hóa hàm
trên như sau:
Fe = S0⨁ S1⨁ S2 ⨁ S3⨁ S4⨁ P
2.4.2 Cách kết nối các bộ MUX để tạo ra mạch

Từ bảng chân lý kiểm tra bit chẵn trên ta thấy có 6 bit đầu vào điều khiển cho
bộ MUX nên ta có ba cách chọn:
- Cách một: Chọn hai bộ MUX 8-1 để gộp 6 bit thành 2 bit và một bộ MUX
4-1 để gộp 2 bit thành 1 bit.
- Cách hai: nối tiếp 6 bộ MUX 4-1 để tìm ra dữ liệu có lỗi hay khơng.
- Cách ba: Sử dụng bộ MUX 16-1 và 1 bộ MUX 4-1
Với ba cách chọn IC MUX ở trên ta thấy cách 3 là hợp lý nhất nhưng do IC
MUX 16-1 trên thị trường khá khan hiếm nên nhóm đã chọn cách một để làm mạch
kiểm tra này.
2.4.3 Cấu tạo mạch kiểm tra bit chẵn

 Xét bộ MUX 8-1 thứ nhất
Tương tự như ở phần tạo bit chẵn đầu ra sẽ bằng 1 nếu ba bit dữ liệu đầu vào S3,
S1, S0 là lẻ. Tối thiểu hóa hàm bằng phương pháp đại số ta có:
F1= S0⨁ S1⨁ S2
 Xét bộ MUX 8-1 thứ hai
Ba dữ liệu đầu vào là S3, S4 và một bit chẵn (P).
Bảng 6 Bảng chân lý tạo bit chẵn từ 3 bit S3, S4, P

0

D
0
0

D
1
X

D
2
X

D
3
X

D
4
X

D
5
X

D
6
X

D
7
X

0
1

1
0

X
X

1
X

X
1

X
X

X
X

X
X

X
X

1

1

X

X

X

0

X

X

X

S4

S3

P

0

0

0
0
0

E

Y

Y´

0

0

1

X
X

1
1

1
1

0
0

X

0

0

1


1

0

0

X

X

X

X

1

X

X

X

1

1

0

1
0
1
X X X X X 0 X X
0
0
1
1
0
X X X X X X 0 X
0
0
1
1
1
X X X X X X X 1
1

1
Tối thiểu hóa hàm bằng phương pháp đại số ta được phương trình:

1
1
0

F1= S3⨁ S4⨁ P
 Xét bộ MUX 4-1 kiểm tra dữ liệu đầu ra của 2 bộ MUX 8-1

Hình 6 Bộ MUX 4-1 kiểm tra dữ liệu từ 2 bit ra của bộ MUX 8-1

Vì hai bộ MUX 8-1 kiểm tra 6 bit dữ liệu và mỗi bộ cho một đầu ra bằng 1 nếu
là số lẻ vì thế nếu hai bộ cùng là số lẻ thì khi kết hợp lại sẽ là số chẵn. Nhưng vì bộ
MUX 4-1 khơng có đầu ra đảo nên phải đảo dữ liệu đầu vào lại để có thể cho ra kết là
‘1’ nếu bộ MUX là chẵn. Vì ta đang sử dụng LED báo dữ liệu kéo xuống là bật đèn
LED nên phải sử dụng cách này. Từ yêu cầu đó ta có bảng chân lý như sau:


Bảng 7 Bảng chân lý tạo Bit chẵn từ đầu ra của 2 mạch tạo chẵn

Y1
0
0
1
1

Y2
0
1

0
1

D0
1
X
X
X

D1
X
0
X
X

D2
X
X
0
X

D3
X
X
X
1

E
1
0

0
1

Y

1
0
0
1


CHƯƠNG 3 THIẾT KẾ, MÔ PHỎNG VÀ
THỰC HIỆN PHẦN CỨNG
3.1 Yêu cầu thiết kế
Các yêu cầu cần đặt ra để thiết kế mạch tạo và kiểm tra chuỗi dữ liệu chẵn là:

- Phần tạo các tín hiệu đầu vào phải được đưa lên cao 5V và thấp 0V.
- Thiết kế phần tạo lỗi để kiểm tra xem dữ liệu có đúng với dữ liệu được truyền
đi hay không.

- Bộ Nguồn ổn định để khi sử dụng không may cấp nguồn cao sẽ khơng bị chập
cháy..

- Đèn báo tín hiệu phải được phân chia rõ ràng cụ thể giữa các tín hiệu.
3.2 Phân tích thiết kế
3.2.1 Tạo tín hiệu đầu vào.

-

Sử dụng chân số 3 (ngoài ) làm chân đầu ra của công tắc.

Hình 7 Mắc công tắc theo cách 1
 Với cách mắc công tắc như trên chân 1 và 2 của cơng tắc kéo xuống đất vì thế chân
tín hiệu sẽ trống bên ngồi cùng từ đó dễ đi thiết kế hơn trên mạch in.

- Sử dụng chân số 2 (giữa ) làm chân đầu ra của công tắc

Hình 8 Mắc công tắc theo cách 2