Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) pptx

Thiết kế hệ thống xử
lý ảnh video trên
FPGA (CycloneII)
Chương 1: CẤU TRÚC TỔNG QUÁT CỦA FPGA
I. Cấu trúc chung
1. Các logic block
Cấu trúc và nội dung của logic block được gọi là kiến trúc
của nó. Kiến trúc của logic block có thể được thiết kế theo
nhiều cách khác nhau. Một số logic block có thể chỉ đơn giản là
các cổng AND hai ngõ nhập. Các logic block khác có cấu trúc
phức tạp hơn như các multiplexer hay các bảng dò tìm (look-up
table). Trong một số loại FPGA, các logic block có thể có cấu
trúc hoàn toàn giống PAL. Hầu hết các logic block chứa một số
loại flip-flop để hỗ trợ cho việc thực hiện các mạch tuần tự.
2. Khối I/O (IOB)
Mỗi chân I/O của linh kiện XC4000 có một IOB lập trình
được với các buffer tương thích với các mức tín hiệu của TTL và
CMOS. Nó được sử dụng như một lối ra, lối vào hoặc port 2
chiều. Một IOB được đònh cấu hình như một lối vào có thể có lối
vào trực tiếp, chốt. Với việc đònh cấu hình một lối ra, IOB có lối
ra trực tiếp. Lối ra bộ đệm của IOB có bộ điều khiển skew và
slew. Các thanh ghi có giá trò đối với đường dẫn lối vào lối ra
của một IOB được truyền các xung đảo riêng biệt. Có một set và
reset toàn cục.
3. Các nguồn kết nối
Cấu trúc và nội dung của các nguồn kết nối trong FPGA
được gọi là kiến trúc routing (routing architecture). Kiến trúc
routing gồm các đoạn dây nối và các chuyển mạch lập trình

được. Các chuyển mạch lập trình được có thể có nhiều cấu tạo
khác nhau như: pass-transistor được điều khiển bởi cell RAM,
các cầu chì nghòch (anti-fuse), EPROM transistor và EEPROM
transistor. Giống như logic block, có nhiều cách khác nhau để
thiết kế các kiến trúc routing. Một số FPGA cung cấp nhiều kết
nối đơn giản giữa các logic block, một số khác cung cấp ít kết
nối hơn nên routing phức tạp hơn.
II. Các loại FPGA trên thò trường
Phần này giới thiệu một số họ FPGA của các hãng, trong đó
giới thiệu kiến trúc FPGA của các hãng lớn Quicklogic, Xilinx,
Actel và Altera
Công ty Kiến trúc tổng
quát
Kiểu khối
Logic
Công nghệ lập
trình
Xilinx Symetrical
Array
Lookup Table Static RAM
Actel Row-based Multiplexer-
based
Anti-fuse
Altera Hierarchical-
PLD
PLD Block EPROM
Plessey Sea-of-gates NAND-gate Static RAM
Plus Hierarchical-
PLD
PLD Block EPROM

AMD Hierarchical-
PLD
PLD Block EEPROM
QuickLogic Symetrical
Array
Multiplexer-
based
Anti-fuse
Algotronix Sea-of-gates Multiplexer &
Based Gates
Static RAM
Concurrent Sea-of-gates Multiplexer &
Based Gates
Static RAM
Crosspoint Row-based Transitor Pairs
& Multiplexer
Anti-fuse
CHƯƠNG II: MẠCH XS40
I. Đặc điểm
XS40_005XL gồm có:
 XC4005XL FPGA
 Vi điều khiển 8031
 SRAM 32K Byte
 Bộ dao động lập trình được 100MHz
 Cổng song song
 Cổng chuột, bàn phím loại PS/2
 Cổng monitor VGA
 Led 7 đoạn
 84 chân giao tiếp với XSTEND board
 Socket EFROM nối tiếp

 Jack cắm nguồn 9V DC
 Mức điện thế quy đònh 5V/3.3V
 Dây cáp tải qua cổng LPT
 Phần mềm tiện ích XSTOOL
Mạch XS40_005XL là lý tưởng cho việc thực hiện các thiết
kế với FPGA, lập trình vi điều khiển hoặc codesign phần
cứng/phần mềm. XC4005XL gồm 9000 cổng, hoạt động ở mức
thế là 5V. Vì vậy ta có thể nối nó đến các chip TTL. Thiết kế
logic số được nạp vào FPGA. Vi điều khiển sử dụng FPGA như
một bộ xử lý chung. SRAM 32K byte lưu trữ hoặc cung cấp
những chương trình/dữ liệu vi điều khiển như việc lưu trữ thông
dụng đối với thiết kế FPGA cơ bản. XC4005XL nối tiếp của
FPGAs được hỗ trợ bởi phần mềm XILINX Foundation và
Alliance Series.
Hình 1: Mô tả các thành phần trên mạch XS40
II. Mô tả mạch XS40
1. Nguồn điện
Mạch XS40 sử dụng nguồn 9V để thực hiện các thiết kế
logic với bộ vi điều khiển. Đặt mạch XS40 trên một bề mặt
không dẫn điện, sau đó cắm nguồn vào jack J9 của mạch như
hình 2. Mạch quy đònh điện thế sẽ tạo ra mức thế được yêu cầu
bởi phần còn lại của XS40.
2. Kết nối Breadboard
Một mạch con không hàn có thể nối đến hai hàng chân của
mạch XS40 với những lỗ cắm cách nhau 0.1” (tốt nhất nên chọn
một trong những mạch chuẩn của A.C.E). Khi cắm vào, tất cả
các chân của FPGA, vi điều khiển và SRAM đều được nối đến
những mạch khác trên breadboard. (Các con số được ghi bên
cạnh các hàng chân của mạch XS40 tương ứng với số của chân
FPGA). Nguồn điện vẫn có thể được cắm vào chân J9 của mạch

XS40 hoặc được cắm trực tiếp thông qua một số chân ở bên dưới
của mạch. Chỉ cần nối nguồn +5V, +3.3V và nối mass đến các
chân của mạch XS40. (Sử dụng nguồn +3.3V nếu mạch XS40
chứa loại XC4000XL của FPGA).
Loại mạch XS40 Chân
GND
Chân +5V Chân +3.3V
XS40-005E
V1.4
52 2 ; 54 None
XS40-005XL
V1.4
52 2 54
XS40-010E
V1.4
52 2 ; 54 None
XS40-010XL
V1.4
52 2 54
XS40-010
V1.4
52 2 ; 54 None
Bảng 1: Nguồn điện cung cấp cho các chân của mạch XS40
Hình 2: Các kết nối bên ngoài của mạch XS40
Hình 3: Sự sắp xếp các thành phần trên mạch XS40
Chương 2: Kết nối máy tính với mạch
XS40
Nối mạch XS40 với một máy tính bằng một dây cáp 6’. Một
đầu cáp được gắn vào cổng song song của máy tính và đầu kia
nối đến bộ nối DB-25 (J1) ở phần trên của mạch XS40 (như hình

2).
Kết nối một monitor VGA với mạch XS40
Ta có thể hiển thò hình ảnh trên một màn hình VGA bằng
cách nối đến bộ nối 15 chân J12 ở phần dưới mạch XS40 (như
hình 2). Ta sẽ phải download driver của VGA vào mạch XS40
để hiển thò hình ảnh.
Kết nối chuột/bàn phím với mạch XS40
Các lối vào có thể nhận từ bàn phím hoặc chuột bằng cách
nối nó đến chân J5 của bộ nối loại PS/2 ở phần dưới của mạch
XS40 (Như hình 2).
Sự bố trí các jumper trên mạch XS40
Các jumper được mặc đònh (Như trong bảng 2) để đònh cấu
hình cho mạch XS40 trong một môi trường thiết kế. Thay đổi vò
trí các jumper với điều kiện là:
 Đang sử dụng chế độ mạch XS40 độc lập, nó không liên
kết với cổng song song của máy tính
 Thiết lập lại tần số xung trên mạch XS40
 Thực thi mã của bộ vi điều khiển từ ROM nội thay vì
SRAM ngoại trên mạch XS40. (Muốn sử dụng tính năng
đặc biệt này thì phải thay thế bộ vi điều khiển
ROMLESS trên mạch XS40 với một loại ROM)
Jumper Chế độ Chức năng
On
(mặc
đònh)
Đặt shunt nếu đang download mạch XS40
hoặc XSP thông qua cổng song song
J4
Off Tháo bỏ shunt nếu mạch XS40 hoặc XSP
đang được đònh dạng thông qua EEFROM

nối tiếp trên mạch
On Đặt shunt khi EEPROM nối tiếp trên mạch
(U7) đang được lập trình
J6
Off
(mặc
đònh)
Tháo bỏ shunt trong khi sử dụng mạch thông
thường
1-2 (ext)
(mặc
đònh)
Đặt shunt vào chân 1 và chân 2 (ext) nếu
chương trình vi điều khiển 8031 được lưu trữ
trong SRAM ngoại 32KByte (U8) của mạch
XS40
J7
2-3 (int) Đặt shunt vào chân 2 và chân 3 (int) nếu
chương trình được lưu trữ nội bộ trong vi
điều khiển
On Đặt shunt trên mạch XS40 hoặc XSP sử
dụng loại XC4000XL 3.3V của họ FPGA
J8
Off Tháo bỏ shunt trên mạch XS40 hoặc XSP sử
dụng loại XC4000E 5V của họ FPGA
On Đặt shunt nếu mạch XS40 hoặc XSP đang
được đònh dạng từ EEFROM nối tiếp trên
mạch
J10
Off

(mặc
đònh)
Tháo bỏ shunt nếu mạch XS40 hoặc XSP
đang được download từ cổng song song của
máy tính
On
(mặc
đònh)
Đặt shunt nếu mạch XS40 hoặc XSP đang
được download từ cổng song song của máy
tính
J11
Off Tháo bỏ shunt nếu mạch XS40 hoặc XSP
đang được đònh dạng từ EEFROM nối tiếp
trên mạch
1-2 (osc)
(mặc
đònh)
Đặt shunt vào chân 1 và chân 2 (osc) trong
các thao tác thông thường khi bộ dao động
đang phát ra một tín hiệu xung clk
J12
2-3(set) Đặt shunt vào chân 2 và chân 3 (set) khi tần
số bộ dao động đang được thiết lập
Bảng 2: Thiết lập các jumper trên mạch XS40 và
XSTEND
III. Mối quan hệ giữa các linh kiện trên mạch XS40
Trên mạch XS40, vi điều khiển và FPGA đã được kết nối
với nhau. Chúng có những giới hạn để làm cho chương trình vi
điều khiển và phần cứng FPGA tương tác lẫn nhau. Một mức

cao sẽ xét bộ vi điều khiển, SRAM và FPGA được kết nối như
thế nào được trình bày như hình 4:
Hình 4: Sơ đồ kết nối các thành phần trên mạch XS40
Ghi chú
: * = not conectted on XSP Board
** = applies to XS40 + Board
Lối ra của bộ dao dộng lập trình được đưa trực tiếp đến lối
vào xung đồng bộ của FPGA. FPGA sử dụng xung này để phát
ra một xung gởi đến lối vào xung XTAL1 của vi điều khiển. Vi
điều khiển đa thành phần 8 bit thấp của một đòa chỉ bộ nhớ với 8
bit dữ liệu và các lối ra được nối đến P0. Cả những đường dữ
liệu SRAM và FPGA đều được nối đến P0. SRAM sử dụng kết
nối này để chuyển dữ liệu đến vi điều khiển và nhận dữ liệu từ
vi điều khiển. FPGA được lập trình để chốt đòa chỉ lối ra ở P0
dưới sự điều khiển của tín hiệu ALE và gửi các bit đòa chỉ đã
chốt đến 8 đường đòa chỉ thấp hơn của SRAM.
Trong khi đó, 8 bit đòa chỉ cao là lối ra ở P2 của vi điều
khiển. Trên mạch XS40, SRAM 32Kbyte sử dụng 7 trong 8 bit
đòa chỉ này trong khi SRAM 128Kbyte lấy cả 8 bit đòa chỉ. FPGA
cũng nhận đòa chỉ 8 bit cao và giải mã cùng với đường điều
khiển PSENB và Read/Write (chân P3.6 của P3) từ vi điều
khiển để phát ra tín hiệu CBE và OBE cho phép SRAM và lối ra
của nó điều khiển, hoặc đưa tín hiệu CBE hoặc OBE lên cao để
vô hiệu hóa SRAM và ngăn cản nó khỏi ảnh hưởng trên phần
còn lại của mạch XS40.
Một trong những lối ra của FPGA điều khiển chân reset của
vi điều khiển. Vi điều khiển có thể tránh khỏi ảnh hưởng trên
phần còn lại của mạch bằng cách cho chân RST lên cao thông
qua FPGA. (Khi RST hoạt động, các chân của vi điều khiển
được kéo lên cao).

Những chân I/O đa năng của P1 và P3 của vi điều khiển nối
đến FPGA và có thể dùng chung I/O giữa FPGA và vi điều
khiển. Thêm vào chân I/O đa năng đó, các chân của P3 cũng có
những chức năng riêng như các máy phát , máy thu nối tiếp, các
đầu vào ngắt, các đầu vào đònh thời và các tín hiệu điều khiển
Read/Write của SRAM ngoại. Nếu không sử dụng hàm riêng
biệt thì ta có thể dùng chân kết hợp cho I/O đa năng giữa vi điều
khiển và FPGA. Tuy nhiên, trong nhiều trường hợp, ta sẽ lập
trình cho FPGA để sử dụng các chân đặc biệt của vi điều khiển.
(Ví dụ: FPGA có thể phát ra tín hiệu ngắt vi điều khiển). Nếu
muốn kích chân đặc biệt từ một mạch bên ngoài thì chân I/O
của FPGA đã nối với nó phải ở 3 trạng thái.
Một LED 7 đoạn nối trực tiếp đến FPGA. (Các chân của
FPGA có thể truyền đến một monitor VGA). FPGA được lập
trình để vi điều khiển có thể điều khiển LED 7 đoạn thông qua
P1 hoặc P3 hoặc chốt bản đồ bộ nhớ cho LED trong bộ nhớ của
vi điều khiển.
Máy tính truyền các tín hiệu đến mạch XS40 thông qua 8 bit
dữ liệu ở lối ra của cổng song song. FPGA đã truy xuất trực tiếp
đến những tín hiệu này. Vi điều khiển cũng có thể truy xuất
những tín hiệu này nếu FPGA được lập trình để chuyển chúng
đến vi điều khiển thông qua các chân I/O đa năng.
Mạch XS40 truyền ngược lại máy tính thông qua cổng song
song. Các chân trạng thái của cổng song song được nối đến các
chân P1 và P3 của vi điều khiển. Hoặc là vi điều khiển hoặc là
FPGA kích các chân trạng thái. Máy tính có thể đọc các chân
trạng thái để tìm nạp dữ liệu từ mạch XS40.
FPGA cũng truy xuất đến các đường dữ liệu và xung của
bàn phím hoặc chuột được gắn vào cổng PS/2 của mạch
Chương 3: Lưu đồ thiết kế giữa vi điều

khiển 8031 và FPGA
Lưu đồ thiết kế cơ bản để xây dựng các ứng dụng cho vi
điều khiển và FPGA như hình 5. Đầu tiên phải tìm ra đặc tính
cho hệ thống đang thiết kế. Sau đó, xác đònh lối vào nào là giá
trò cho hệ thống và lối ra nào sẽ phát.
Vào lúc này, hệ thống phải phân chia các hàm giữa vi điều
khiển và FPGA. Một số tín hiệu lối vào sẽ đưa vào vi điều
khiển, một số sẽ đưa vào FPGA và một số khác sẽ đi vào cả hai.
Tương tự, một số lối ra sẽ được tính toán bởi vi điều khiển và
một số được tính bởi FPGA. Cũng sẽ có thêm một số lối vào và
lối ra mới của hệ thống được tạo ra bởi yêu cầu của cả FPGA và
vi điều khiển.
Thông thường, FPGA sẽ sử dụng chủ yếu các hàm bậc thấp
mà ở đó sự chuyển tiếp các tín hiệu xảy ra thường xuyên hơn và
mức logic điều khiển đơn giản hơn. Ngược lại, vi điều khiển
được sử dụng đối với các hàm bậc cao mà ở đó các đáp ứng xảy
ra chậm hơn và mức điều khiển logic phức tạp hơn. Một khi
thiết kế được phân chia, gán giá trò các lối vào, lối ra và các
hàm cho vi điều khiển và FPGA thì sau đó thiết kế chi tiết về
phần mềm và phần cứng có thể được bắt đầu. Đối với phần
mềm, ta có thể sử dụng chương trình soạn thảo thông dụng để
tạo ra file .ASM (Như ngôn ngữ assembler) và dòch nó thành file
.HEX với ASM51 cho vi điều khiển trên mạch XS40. Đối với
phần cứng FPGA, ta sử dụng phần mềm XILINX Foundation để
đưa bảng sự thật và các phương trình logic vào file .ABL hoặc
.VHD và dòch nó thành file .BIT.
Sử dụng chương trình GXSLOAD (được trình bày ở phần
sau) để download các File .HEX và file .BIT vào mạch XS40.
GXSLOAD lưu trữ nội dung file .HEX vào SRAM trên mạch
XS40. Sau đó, nó đònh dạng lại FPGA bằng cách nạp file

bitstream vào FPGA.
Khi mạch XS40 được nạp cả phần cứng và phần mềm, ta
phải kiểm tra xem nó đã thật sự hoạt động hay chưa. Thông
thường mạch chưa hoạt động, vì vậy ta phải xen các tín hiệu
kiểm tra vào và quan sát kết quả. XSPORT là một chương trình
đơn giản, cho phép gửi các tín hiệu kiểm tra đến mạch XS40
thông qua cổng song song của máy tính. Ta có thể nhận thấy sự
tác động trở lại của hệ thống đến các tín hiệu từ cổng song song
bằng cách lập trình cho FPGA và vi điều khiển để trạng thái lối
ra thông báo trên LED 7 đoạn (Gần giống với lệnh “printf”
trong ngôn ngữ lập trình C).
Hỡnh 5: Lửu ủo thieỏt keỏ FPGA vaứ vi ủieu khieồn
MẠCH XSTEND
I. Đặc điểm và tính năng
Mạch XS40 đưa ra các mẫu thiết kế FPGA và CPLD. Tuy
nhiên, kích thước vật lý của chúng nhỏ làm giới hạn giá trò sơ đồ
mạch hỗ trợ mà chúng có thể áp dụng. Mạch XSTEND gỡ bỏ
giới hạn này bằng cách cung cấp thêm mạch hỗ trợ mà XS40 có
thể sử dụng thông qua các giao diện breadboard của chúng.
Mạch XSTEND chứa các tài nguyên, mở rộng vùng ứng
dụng của các mạch XS ở 3 vùng:
 Các nút ấn, các công tắc DIP, các LED và vùng mẫu
được sử dụng cho các ứng dụng cơ bản. Các đặc trưng
này kết hợp với các mạch XS, sao chép lại chức năng
của mạch HW/UW FPGA trước đây.
 Giao diện màn hình VGA, giao diện chuột/bàn phím
cổng PS/2 và SRAM cho phép được sử dụng trong video
và trong tính toán.
 Mã hoá stereo và mạch 2 kênh vào/ra giúp cho việc xử
lý tín hiệu audio trong việc kết hợp các mạch DSP với

phần mềm XILINX’s CORE.
Mạch XSTEND mở rộng khả năng của mạch XS40 bằng
cách cung cấp:
 Giao tiếp mở rộng cho mạch XS40
 Hỗ trợ thanh LED và LED 7 đoạn.
 Nút ấn và các công tắc DIP
 Một giao diện với các màn hình VGA
 Một giao diện với bàn phím hoặc chuột loại PS/2
 Một SRAM bổ sung 64 Kbytes (tuỳ ý)
 Một stereo codec với các kênh vào và ra trái/phải
 Một giao diện với cáp XILINX Xchecker
 Một vùng mẫu 2.75” * 3.5” với nguồn 3.3V hoặc 5V
 Một bộ kết nối header được thêm vào mạch con.
Những tài nguyên này được trình bày trong mạch XSTEND
đơn giản hoá tổng quan. Mỗi tài nguyên được mô tả trong hình
vẽ bên dưới:
Hình 1: Layout mạch XSTEND
II. Mô tả mạch XSTEND
1. Vùng lắp đặt mạch XS40
Một mạch XS40 được gắn trên mạch XSTEND sử dụng
socket mạch XS. Những socket này kết hợp với các chân giao
diện breadboard của mạch XS cho phép chúng nối đến tất cả tài
nguyên của mạch XSTEND. Để sử dụng một mạch XS40 với
mạch XSTEND, ta cắm nó vào cột bên phải của socket, (nếu
dùng mạch XS95 thì ta cắm nó vào cột bên trái của socket). Có
những chỗ đánh dấu trên mạch XSTEND cho biết cột thích hợp
với mỗi loại mạch XS.
Nếu mạch XS nối với một nguồn điện được cấp thông qua
chân J9 thì mạch quy đònh nguồn điện của nó sẽ cung cấp VCC
và GND cho mạch XSTEND thông qua socket. Mạch XS40 với

FPGAs có nguồn điện là 3.3V sẽ cung cấp nguồn 3.3V và 5V
cho mạch XSTEND, trong khi đó mạch XS40 với FPGAs và
XS95 có nguồn điện 5Võ chỉ cung cấp 5V.
Nguồn cấp điện bên ngoài cũng có thể được dùng với mạch
XSTEND. Một nguồn điện 5V được nối với header J12 và
nguồn 3.3V được nối vào header J14 như hình 2. Các nguồn
cung cấp này cũng được cắm vào mạch XS cũng như mạch
XSTEND.
Hình 2: Kết nối nguồn cung cấp cho mạch XSTEND
 Chú ý
Không cắm nguồn cấp điện thế bên ngoài khi đang cấp
nguồn cho mạch XSTEND với một mạch XS
Không được đặt shunt vào J12 hoặc J14 hoặc là sẽ làm giảm
nguồn cung cấp nối mass và làm hư hại mạch XSTEND và
mạch XS đã gắn vào XSTEND.
2. LED
Mạch XSTEND cung cấp một led thanh với 8 led (D1 – D8)
và 2 led 7 đoạn (U1 và U2) được sử dụng bởi mạch XS. Tất cả
các led này đều hoạt động ở mức thấp có nghóa là 1 đoạn led sẽ
sáng khi mức logic thấp được kích vào nó. Nếu muốn các led
này hoạt động hay không hoạt động thì ta phải thiết lập jumper
như bảng 1:
Jumper Thiết lập
J8 Gỡ bỏ shunt trên jumper này không cho kết nối nguồn
điện với thanh led D1 – D8. Đặt shunt trên jumper cho
phép thanh led hoạt động.
J4 Gỡ bỏ shunt trên jumper này không cho kết nối nguồn
điện vớiø led 7 đoạn U1. Đặt shunt trên jumper cho
phép led U1 hoạt động
J7 Gỡ bỏ shunt trên jumper này không cho kết nối nguồn

điện vớiø led 7 đoạn U2. Đặt shunt trên jumper cho
phép led U2 hoạt động
J13 Đặt shunt trên jumper này, cho phép các led hoạt động
khi ta đang sử dụng mạch XSTEND với mạch XS95.
Nếu đang sử dụng mạch XS40 với mạch XSTEND thì
ta gỡ bỏ shunt trên jumper này
Bảng 1: Thiết lập các Jumper cho mạch XSTEND
Listing 1: Sự kết nối giữa các led của mạch XSTEND
# LEFT LED DIGIT SEGMENT CONNECTIONS
(ACTIVE-LOW)
NET LSB<0> LOC=P3;
NET LSB<1> LOC=P4;
NET LSB<2> LOC=P5;
NET LSB<3> LOC=P78;
NET LSB<4> LOC=P79;
NET LSB<5> LOC=P82;
NET LSB<6> LOC=P83;
NET LDPB LOC=P84;
#
# LEFT LED DIGIT SEGMENT CONNECTIONS
(ACTIVE-LOW)
NET RSB<0> LOC=P59;
NET RSB<1> LOC=P57;
NET RSB<2> LOC=P51;
NET RSB<3> LOC=P56;
NET RSB<4> LOC=P50;
NET RSB<5> LOC=P58;
NET RSB<6> LOC=P60;
NET RDPB LOC=P28;
#

#INDIVIDUAL LED CONNECTIONS (ACTIVE-LOW)
NET DB<1> LOC=P41;
NET DB<2> LOC=P40;
NET DB<3> LOC=P39;
NET DB<4> LOC=P38;
NET DB<5> LOC=P35;
NET DB<6> LOC=P81;
NET DB<7> LOC=P80;
NET DB<8> LOC=P10;
Chương 4: Công tắc
Mạch XSTEND có một dải 8 công tắc DIP và 2 nút ấn
(được đặt là
SPARE và RESET) được sử dụng từ mạch XS. (Có
1 nút ấn thứ 3 được đặt là
PROGRAM, dùng để khởi tạo
chương trình của mạch XS40. Nó không được sử dụng như một
đầu vào đa năng). Khi
closed hoặc ON, mỗi công tắc DIP kéo
chân của mạch XS nối mass. Khi công tắc DIP
open hoặc OFF
thì chân được kéo lên cao thông qua điện trở 10K

Khi được ấn, mỗi nút ấn sẽ kéo chân của mạch XS nối
mass. Nếu không thì các chân được kéo lên cao thông qua điện
trở 10K

 Chú ý:
Khi không sử dụng, các công tắc DIP sẽ ở phía bên trái
trong cấu hình
open hoặc OFF. Vì vậy các chân của mạch XS

không nối mass và có thể chuyển đổi giữa mức thấp và mức cao
Listing 2: Sự kết nối giữa công tắc DIP mạch XSTEND
và công tắc nút đẩy và mạch XS40
# DIP SWITCH CONNECTIONS
NET DIPSW<1> LOC=P7;
NET DIPSW<2> LOC=P8;
NET DIPSW<3> LOC=P9;
NET DIPSW<4> LOC=P6;
NET DIPSW<5> LOC=P77;
NET DIPSW<6> LOC=P70;
NET DIPSW<7> LOC=P66;
NET DIPSW<8> LOC=P69;
#
#PUSHBUTTON SWITCH CONNECTIONS (ACTIVE-
LOW)
NET SPAREB LOC=P67;
NET RESETB LOC=P37;
4. Giao diện (interface) VGA
Mạch XSTEND cung cấp một mạch XS với một giao diện
monitor VGA thông qua bộ nối J5. Mạch XS có thể truyền các
tín hiệu đồng bộ ngang và các tín hiệu đồng bộ dọc (tác động ở
mức thấp) điều khiển chiều rộng và chiều cao của khung video
và truy xuất đến 2 bit của các tín hiệu màu đỏ, xanh lá cây và
xang dương. Vì vậy nó có thể tạo ra các pixel với bất kỳ 2
2
*2
2
*2
2
=64 màu khác nhau.

Listing 3: Sự kết nối giữa giao diện VGA của mạch
XSTEND và XS40
# VGA CONNECTIONS
NET VSYNCB LOC=P67;
NET HSYNCB LOC=P19;
NET RED<1> LOC=P18;
NET RED<0> LOC=P23;
NET GREEN<1> LOC=P20;
NET GREEN<0> LOC=P24;
NET BLUE<1> LOC=P26;
NET BLUE<0> LOC=P25;
5. Stereo Codec
Mạch XSTEND có 1 stereo codec nhận 2 kênh lối vào
analog từ J9, lượng tử hoá giá trò analog và gửi các giá trò số đến
mạch XS như một chuỗi bitstream. Codec cũng nhận một chuỗi
bitstream từ mạch XS và chuyển đổi nó thành 2 tín hiệu lối ra
analog ra mạch XSTEND thông qua J10.
Codec được đònh cấu hình bằng cách thiết lập shunt trên các
jumper như bảng 2
Jumper Thiết lập
J11 Đặt shunt trên jumper này nghóa là không cho phép
codec hoạt động bằng các giữ nó ở trạng thái reset.
Gỡ bỏ shunt trên jumper khi đang sử dụng codec
J17 Gỡ bỏ shunt để ngăn cản chuỗi dữ liệu lối ra từ mạch
XS. Đặt shunt trên jumper khi đang sử dụng codec.
Bảng 2: Thiết lập jumper cho codec XSTEND
Listing 6: Sự kết nối giữa stereo codec của mạch
XSTEND và mạch XS40
# STEREO CODEC CONNECTIONS
NET MCLK LOC=P9; #MASTER CLOCK TO

CODEC
NET LRCK LOC=P66;#LEFT/RIGHT CODEC
CHANNEL CODEC
NET SCLK LOC=P77;#SERIAL DATA CLOCK
NET SDOUT LOC=P6; #SERIAL DATA OUTPUT
FROM CODEC
NET SDIN LOC=P70;# SERIAL DATA INPUT
FROM CODEC