Đồ án 2 thiết kế bộ nhớ sram cơ bản 64x64

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (1.68 MB, 51 trang )

<span class="text_page_counter">Trang 1</span><div class="page_container" data-page="1">

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐIỆN ĐIỆN T Ử

B MÔN K Ộ Ỹ THUẬT MÁY TÍNH – VIỄN THƠNG

ĐỒ ÁN 2

THI T K B<b>ẾẾ Ộ NHỚ SRAM CƠ BẢN 64X64 </b>

Sinh viên: NGUY N TH BÍCH <b>ỄỊ</b>

MSSV: 20161293 LÊ THANH H I <b>Ả</b>

MSSV: 20161310

TP. H CHÍ MINH - 5/2023 Ồ

</div><span class="text_page_counter">Trang 2</span><div class="page_container" data-page="2">

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐIỆN ĐIỆN T Ử

B MÔN K Ộ Ỹ THUẬT MÁY TÍNH – VIỄN THƠNG

ĐỒ ÁN 2

THI T K B<b>ẾẾ Ộ NHỚ SRAM CƠ BẢN 64X64 </b>

Sinh viên: NGUY N TH BÍCH <b>ỄỊ</b>

MSSV: 20161293 LÊ THANH H I <b>Ả</b>

MSSV: 20161310

TP. H CHÍ MINH - 5/2023 Ồ

</div><span class="text_page_counter">Trang 3</span><div class="page_container" data-page="3">

PHÊ DUY T C A GI<b>ỆỦẢNG VIÊN HƯỚ</b>NG D N <b>Ẫ</b>

</div><span class="text_page_counter">Trang 4</span><div class="page_container" data-page="4">

L I C<b>ỜẢM ƠN</b>

Để hoàn thành đề tài nghiên cứu này, lời đầu tiên nhóm thực hiện đề tài xin gửi l i ờ

và t n tình ậ hướng d n nhóm thẫ ực hiện đề tài trong su t quá trình thố ực hiện đồ án. Đồng th i, nhóm th c hiờ ự ện đề tài xin g i l i cử ờ ảm ơn đến các quý thầy cô trường Đại học Sư phạm Kỹ thuật Thành ph H Chí Minh nói chung, cũng như các thầy cô ố ồ trong khoa Điện – Điện tử nói riêng đã giảng dạy, hướng dẫn những kiến thức đại cương và chuyên ngành giúp nhóm th c hiự ện đề tài có nh ng ki n thữ ế ức cơ bản để ậ v n d ng lý ụ thuyết vào thực tiễn, d ễ dàng hơn khi thực hiện đồ án này.

Trong quá trình nghiên cứu đề ạ t i, do ki n th c vế ứ ề chuyên ngành cịn h n ch nên ạ ế nhóm th c hiự ện đề tài không th tránh kh i nh ng sai sót khi tìm hi u, phân tích và trình ể ỏ ữ ể

t ừ Thầy để đề tài được đẩy đủ , hoàn chỉnh hơn.

</div><span class="text_page_counter">Trang 5</span><div class="page_container" data-page="5">

<small>1.3 ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN C U ... 1 Ứ1.4 PHƯƠNG PHÁP NGHIÊN CỨU ... 2 </small>

</div><span class="text_page_counter">Trang 6</span><div class="page_container" data-page="6">

<small>4.1 MÔ PH NG M CH TRÊN CADENCEỎẠ ... 36 </small>

<b><small>CHƯƠNG 5: KẾT LUẬN VÀ HƯỚ</small></b><small>NG PHÁT TRI N</small><b><small>Ể ...39 </small></b>

<small>5.1 K T LU N ... 39 ẾẬ5.2 HƯỚNG PHÁT TRI N ... 39 ỂTÀI LI U THAM KH O</small><b><small>ỆẢ ...40 </small></b>

</div><span class="text_page_counter">Trang 7</span><div class="page_container" data-page="7">

DANH M C HÌNH <b>Ụ</b>

Hình 2.1: Hình nh hi n vi c a mả ể ủ ạch SRAM ... 4

Hình 2.2: Ơ nh SRAM 4T ớ ... 5

Hình 2.3: D ng sóng mô t ạ ả chế độ đọ c và ghi của ơ nhớ SRAM 4T ... 6

Hình 2.4: Sơ đồ nguyên lý c a ô nh SRAM 4T ủ ớ ... 7

Hình 2.5: Đóng gói ơ nhớ SRAM 4T ... 7

Hình 2. 6: Dạng sóng mơ ph ng c a ô nh SRAM 4T ỏ ủ ớ ... 8

Hình 2.7: Ơ nh SRAM 6T ớ ... 8

Hình 2.8: Dạng sóng mơ t ả chế độ đọ c và ghi c a ô nh SRAM 6T ủ ớ ... 9

Hình 2. 9: Sơ đồ nguyên lý c a ô nh SRAM 6T ủ ớ ... 10

Hình 2.16: Độ trễ lan truy n low to high c a ô nh SRAM 4T ề ủ ớ ... 15

Hình 2.17: Đo độ trễ lan truy n high to low c a ô nh SRAM 4T ề ủ ớ ... 15

Hình 2.18 Mô ph ng công su: ỏ ất c a ơ nh ủ ớ 4T ... 16

Hình 2.19: Độ trễ lan truy n low to high c a ô nh SRAM 6T ề ủ ớ ... 16

Hình 2.20: Đo độ trễ lan truy n high to low c a ô nh SRAM 6T ề ủ ớ ... 17

Hình 2.21 Mơ ph ng cơng su t c a ô nh SRAM 6T : ỏ ấ ủ ớ ... 17

Hình 2.22: Đo độ trễ lan truy n low to high c a ô nh SRAM 7T ề ủ ớ ... 18

Hình 2.23: Đo độ trễ lan truy n high to low c a ô nh SRAM 7T ề ủ ớ ... 18

Hình 2.24 Mơ ph ng công su: ỏ ất ô nh SRAM 7T ớ ... 19

Hình 2.25 C: ấu t o m ch nạ ạ ạp trước ... 20 Hình 2.26: Sơ đồ nguyên lý c a m ch nủ ạ ạp trướ ... 21c

</div><span class="text_page_counter">Trang 9</span><div class="page_container" data-page="9">

DANH M C B<b>ỤẢNG</b>

B ng 2.1ả : So sánh độ trễ lan truy n và công su t c a ô nh SRAM 4T, 6T, 7T ề ấ ủ ớ ... 19 B ng 2.2 Bả : ảng trạng thái của mạch ghi SRAM ... 23 B ng 2.3: B ng s ả ả ự thật m ch gi i mã 6 sang 64 có ngõ vào cho phép tích c c cao ạ ả ự 29

</div><span class="text_page_counter">Trang 10</span><div class="page_container" data-page="10">

CÁC T<b>Ừ VIẾ</b>T T T <b>Ắ</b>

RAM Random Access Memory : CPU: Central Processing Unit

FPGA : Field-Programmable Gate Array

</div><span class="text_page_counter">Trang 29</span><div class="page_container" data-page="29">

d) Đánh giá công suất, độ trễ lan truy n ề

B ng 2.1ả : So sánh độ trễ lan truy n và công su t c a ô nh SRAM 4T, 6T, 7T ề ấ ủ ớ

Độ trễ lan truy n ề 2.5186598ns 20.61735 ns 17.2259 ns

Theo bảng 2.1, 4T có độ trễ lan truyền, công su t th p nhấ ấ ất cũng như sử dụng ít transistor nh t nên tấ ối ưu nhấ ề diện tích. Tuy nhiên SRAM 4T, chỉ hoạt t v động ở mức điện áp thấp và d x y ra nhi u, ễ ả ễ ảnh hưởng t i viớ ệc đọc – ghi ô nh . ớ

Ô nhớ SRAM 7T là phương pháp tối ưu về công su t c a ô nh SRAM 6T ấ ủ ớ nên có cơng su t thấ ấp hơn SRAM 6T, độ trễ ủ c a ô nhớ SRAM 7T cũng thấp hơn. Tuy nhiên SRAM 7T s d ng nhiử ụ ều transistor hơn nên tiêu tốn diện tích hơn.

</div><span class="text_page_counter">Trang 30</span><div class="page_container" data-page="30">

M ch nạ ạp trước hay còn g i là m ch pre charge có chọ ạ – ứ năng sạc hai đường bit có cùng mức điện áp trước khi chốt địa ch . M ch nỉ ạ ạp trước c u t o g m 3 ấ ạ ồ transistor CMOS: Q8, Q9 có nhi m v s c, ệ ụ ạ Q7 có nhi m v cân bệ ụ ằng điện áp 2 đường bit (hình 2.25).

2.3.2 Nguyên lý ho<b>ạt động</b>

M ch nạ ạp trước hoạt động khi có tín hi u PRE = 0. Khi PRE = 0, nệ ếu điện áp giữa hai dòng bit chênh lệch nhau thì Q7 sẽ thực hi n việ ệc phóng điện đố ới i v bên có điện áp cao hơn và nạp điện cho bên có điện áp thấp hơn cho đến khi mức điện áp được cân bằng (có giá trị gần bằng nhau). Khoảng thời gian thực hiện việc

</div><span class="text_page_counter">Trang 31</span><div class="page_container" data-page="31">

phóng và nạp điện này được g i là ọ giai đoạn sạc trước. Vi c truy xu t bệ ấ ộ nhớ chỉ được th c hi n khi kự ệ ết thúc giai đoạn này.

</div><span class="text_page_counter">Trang 32</span><div class="page_container" data-page="32">

<small>22 </small> c) D ng sóng ạ

Hình 2.28: D ng sóng mơ ph ng c a m ch nạ ỏ ủ ạ ạp trướ c

Theo hình 2.28, tại V1 khi PRE = 0, hai đường bit được s c nên lên m c 1. ạ ứ Khi PRE = 1 và WE 1 (cho phép ghi) hai đường bit BL và BLB có trạng thái đối lập nhau. Khi PRE = 1 và SE = 1 (cho phép đọc) mạch đọc đọc trạng thái trước đó được ghi vào nút nhờ mạch ghi. D ng sóng mơ phạ ỏng ra đúng với lí thuy t phân ế tích.

Hình 2.29: C u t o c a mấ ạ ủ ạch ghi

</div><span class="text_page_counter">Trang 33</span><div class="page_container" data-page="33">

Theo bảng 2.2, tín hiệu WE và DATA_IN được n i vào c ng AND, tính chố ổ ất của c ng AND sổ ẽ d n t i khi tín hi u WE = 0 bẫ ớ ệ ất chấp tín hiệu DATA_IN ngõ ở vào, ngõ ra c ng AND sổ ẽ là “0”, lúc này các tín hi u ngõ ra BL và BLB khơng thay ệ

</div><span class="text_page_counter">Trang 35</span><div class="page_container" data-page="35">

<small>25 </small> c) D ng sóng ạ

Hình 2.32: D ng sóng mơ ph ng m ch ghiạ ỏ ạ

Theo hình 2.32, khi WE = 0 (chưa cho phép ghi) thì khơng tác động đến BL và BLB và không quan tâm đến DATA_IN. BL = BLB = 1 là do PRE = 0. Khi WE = 1 (cho phép ghi), BL và BLB có trạng thái đố ập nhau. Khi đó BL có cùng trại l ng thái với DATA_IN đúng theo bảng trạng thái 2.2.

Mạch đọc hay còn g i là m ch khuọ ạ ếch đạ ải c m nh n (sense amplifierậ ) được sử dụng để đọc giá tr bên trong ô nh C u t o mị ớ. ấ ạ ạch đọc g m m t c p vi sai MN9 ồ ộ ặ và MN10 được kết nối với các đường bit của ô nhớ cùng với tải phản chiếu dòng điện MP7 và MP8. NM2 được sử dụng để duy trì dịng điện không đổi trong mạch. Ngõ ra được lấy từ cổng của MP8 sau đó thơng qua một bộ inverter. Hình 2.33 mơ tả c u t o mấ ạ ạch đọc SRAM.

</div><span class="text_page_counter">Trang 36</span><div class="page_container" data-page="36">

Hình 2.33: C u t o mấ ạ ạch đọc

Tín hiệu được đưa vào mạch đọc là tín hi u tệ ừ các đường bit c a m t c t ô ủ ộ ộ nhớ SRAM. Trong mỗi lần đọc ch có m t hàng dỉ ộ ữ liệu được truy xu t nên chấ ỉ đọc được m t ô nhộ ớ trong m i c t cỗ ộ ủa b nhớ SRAM. Vì v y, trong m i c t ô nh ộ ậ ỗ ộ ớ SRAM ta ch cỉ ần m t mộ ạch đọc để khuếch đại tín hi u. ệ

2.5.2 Nguyên lý ho<b>ạt động</b>

Mạch đọc được phép hoạt động khi SE = 1. Giả ử s BL =1 và BLB = 0, khi đó, theo hình 2.33 MN10 bật và MN9 tắt dẫn đến ngõ vào inverter kéo xuống “0” và ngõ ra inverter lên 1, lúc này mạch đọc đọc ô nhớ lưu trữ m c ứ “1”. Ngượ ại c l BL = 0, BLB = 1 thì MN10 t t, MN9 bắ ật, ngõ vào inverter kéo lên “1” và ngõ ra xuống “0”, mạch đọc đọc ô nhớ lưu trữ ức “0”. m

</div><span class="text_page_counter">Trang 38</span><div class="page_container" data-page="38">

<small>28 </small> c) D ng sóng ạ

Hình 2. 36: Dạng sóng mơ phỏng mạch đọc

Theo hình 2.36, khi SE =1 (cho phép đọc), Q sẽ có ngõ ra tương ứng v i BL ớ và BLB. Khi BL = 1 và BLB = 0 thì Q = 1, ngược lại BL = 0 và BLB = 1 thì Q =1.

Theo hình 2.36, m ch gi i mã 6 sang 64 c u t o g m 64 ngõ ra, ạ ả ấ ạ ồ 7 đường ngõ vào trong đó có một ngõ vào (E) cho phép và 6 ngõ vào (A5 → A0) định địa chỉ, ngõ ra tích c c m c cao. ự ứ

</div><span class="text_page_counter">Trang 40</span><div class="page_container" data-page="40">

Khi tín hi u ngõ vào cho phép E khơng tích c c (E=0) thì t t c các ngõ ra ệ ự ấ ả đều ở m c th p. Khi tín hiệu ngõ vào cho phép E tích c c (E=1) thì với m i tổ hợp ứ ấ ự ỗ giá tr ngõ vào (A5, A4, A3, A2 A1) s có mị ẽ ột ngõ ra tương ứng lên mức cao.

</div><span class="text_page_counter">Trang 42</span><div class="page_container" data-page="42">

<small>32 </small> c) D ng sóng ạ

Hình 2.40: Mơ ph ng d ng sóng ngõ vào c a m ch gi i mã 64x64 ỏ ạ ủ ạ ả

Hình 2. 41: Mơ ph ng d ng sóng ngõ ra c a m ch ỏ ạ ủ ạ giải mã 64x64

</div><span class="text_page_counter">Trang 43</span><div class="page_container" data-page="43">

Theo hình 2.40 và hình 2.41, từ A đến D, khi Enable tác động, v i m i t ớ ỗ ổ hợp ngõ vào s cho mẽ ột ngõ ra tương ứng, t i B khi A5 = 1 và A4 = A3 = A2 = A1 ạ = A0 = 0 ngõ ra O32 tích c c m c cao. T D v sau, E = 0 (không cho phép) t t cự ứ ừ ề ấ ả các ngõ ra b ng 0. D ng sóng mơ phằ ạ ỏng đúng với phân tích lý thuy t. ế

</div><span class="text_page_counter">Trang 44</span><div class="page_container" data-page="44">

<b>CHƯƠNG 3: XÂY DỰNG VÀ THIẾT KẾ MƠ HÌNH SRAM </b>

3.1 u c u thi t k <b>ầế ế</b>

Phân tích, l a ch n ki n trúc ô nhự ọ ế ớ dùng để hiế ế ộ nhớ SRAM 64x64 cơ t t k b bản, thi t k bế ế ộ nhớ SRAM 64x64 cơ bản với yêu cầu sau:

- Hoạt động ổn định.

- Thực hiện đầy đủ chức năng của m t bộ ộ nhớ SRAM là đọc - ghi dữ liệu vào ô nh dớ ựa theo địa chỉ ô nhớ.

3.2 Thi t k <b>ế ế sơ đồ khối của bộ nhớ </b>

</div><span class="text_page_counter">Trang 45</span><div class="page_container" data-page="45">

Hình 3.2: Sơ đồ kết nối các thành ph n c a b ầ ủ ộ nhớ

</div><span class="text_page_counter">Trang 47</span><div class="page_container" data-page="47">

<small>37 </small> c) D ng sóng ạ

Hình 4.3 Mơ ph ng d ng sóng vào c a b: ỏ ạ ủ ộ nhớ SRAM 64x64

Hình 4.4 Mơ ph ng d ng sóng ra c a b : ỏ ạ ủ ộ nhớ SRAM 64x64

Theo hình 4.3 và hình 4.4, từ đầu đến A và từ B đến C, lúc này PRE = 0, mạch đang được sạc trước. T ừ A đến B, WE = 1 (cho phép ghi), A4 =A1 = 0 và A0

</div><span class="text_page_counter">Trang 48</span><div class="page_container" data-page="48">

= A2 = A5 = 1 tương ứng với đườ g WL45 được kích, DATA_IN đượn c ghi vào ô nhớ. Từ C đến D, SE tích cực A4 =A1 = 0 và A0 = A2 = A5 = 1 tương ứng với đường WL45 được kích, mạch đọc đọc trạng thái c a hàng 46. D ng sóng mơ ủ ạ phỏng đúng với lí thuyết được phân tích.

</div><span class="text_page_counter">Trang 49</span><div class="page_container" data-page="49">

<b>CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN </b>

5.1 K t lu n <b>ếậ</b>

Sau quá trình tìm hi u và th c hi n thi t k b ể ự ệ ế ế ộ nhớ SRAM 64x64, nhóm thực hiện đề tài đã đạt được kết quả hoàn thiện thiết kế bộ nhớ SRAM 64x64 mà mục tiêu đề ra. Nhóm thực hiện đề ại đã mơ phỏ t ng 3 kiến trúc ô nhớ, mô phỏng mạch chạy trên cadence và kết quả mô phỏng đúng như phân tích lý thuyết. Nhóm cũng thực hiện phân tích, đánh giá giá được độ trễ lan truyền, công su t c a t ng ô nh ấ ủ ừ ớ.

Ô nh , bớ ộ nhớ SRAM 64x64 được thi t kế ế có ưu điểm hoạt động đúng theo lý thuyết, đáp ứng các yêu c u s dầ ử ụng thông thường. Tuy nhiên, bộ nhớ có dịng rị l n, dịng rị này xu t phát t ơ nh SRAM 6T, cơng su t tiêu th cịn l n. ớ ấ ừ ớ ấ ụ ớ

Bộ nhớ SRAM 64x64 mà nhóm th c hiự ện đề tài thi t k s d ng ô nh ế ế ử ụ ớ SRAM 6T và cấu trúc cơ bản c a m t bủ ộ ộ nhớ SRAM. Ô nh này là l a ch n cân ớ ự ọ bằng giữa di n tích và hi u su t. Vì vệ ệ ấ ậy, vớ ừi t ng nhu c u s d ng c ầ ử ụ ụ thể có th cân ể nhắc s dử ụng các ki n trúc ô nh ế ớ khác. Để giảm công su t tiêu thấ ụ, tốc độ đọc – ghi nhanh có th s d ng ki n trúc ô nh SRAM ể ử ụ ế ớ 4T. Để giảm dịng rị từ đó giảm cơng suất tiêu th có th sụ ể ử d ng ki n trúc ô nh SRAM ụ ế ớ 7T.

</div><span class="text_page_counter">Trang 50</span><div class="page_container" data-page="50">

TÀI LI U THAM KH O <b>ỆẢ</b>

[1] Neil H. E. Weste David Money Harris - , CMOS VLSI Design A Circuits and Systems Perspective – NXB Pearson 2011.

[2] Phạm Đức Hiếu, Luận văn thạc sĩ “Cơng nghệ lập trình FPGA và ứng dụng x lý dử ữ liệu đa phương tiện”, Trường Đại học Công ngh - ệ ĐHQGHN.

[3] Yang, J., & Chen, L. (2007). A New Loadless 4-Transistor SRAM Cell with a 0.18 m CMOS Technology. 𝜇 2007 Canadian Conference on Electrical and Computer Engineering.

[4] Kumar, C. S. H., & Kariyappa, B. S. (2017). Analysis of low power 7T SRAM cell employing improved SVL (ISVL) technique. 2017 International Conference on Electrical, Electronics, Communication, Computer, and Optimization Techniques (ICEECCOT).

[5] Kiran, P. N. V., & Saxena, N. (2015). Design and analysis of different types SRAM cell topologies. 2015 2nd International Conference on Electronics and Communication Systems (ICECS).

[6] Kumar, R., Baunthiyal, S., Tewari, R., Siva Ganesh, D. V., Chandre Gowda, A. T., Yadav, R., & Grover, A. (2020). Design and Benchmark of Iso-Stable High Density 4T SRAM cells for 64MB arrays in 65nm LSTP. 2020 IEEE 17th India Council International Conference (INDICON).

[7] Wenbin Liu, Jinhui Wang, Ligang Hou, Hongyan Yang, & Jianbo Kang. (2013). Design and test of an SRAM chip. 2013 IEEE 10th International Conference on ASIC.

[8] R., S., Deshpande, N. T., & Aswatha, A. R. (2009). Design and Analysis of a New Loadless 4T SRAM Cell in Deep Submicron CMOS Technologies. 2009

</div><span class="text_page_counter">Trang 51</span><div class="page_container" data-page="51">

Second International Conference on Emerging Trends in Engineering & Technology.

[9] Quantrimang. (07/08/2018).Tìm hi u v các công ngh RAM: DRAM, ể ề ệ SRAM, SDRAM và mới hơn [Online]

Available: -cac-cong-nghe-ram-ve

</div>