Bài giảng : Mạch tuần tự Flip Flop và ghi dịch part 8 ppsx

GHI D CH 4 ị
BIT
5.7 M CH GHI D CHẠ Ị
1. Kh o sát vài IC ghi d chả ị
GHI D CH 5 BITị
5.7 M CH GHI D CHẠ Ị
1. Kh o sát vài IC ghi d chả ị
5.7 M CH GHI D CHẠ Ị
1. Kh o sát vài IC ghi d chả ị
b ng s th t c a 7496ả ự ậ ủ
5.8 GHI D CH CMOS, KÝ Hi U IEEE/ANSIỊ Ệ
1. Ghi d ch CMOS:ị
Ghi d ch CMOS đ c c u t o t flip ị ượ ấ ạ ừ
flop CMOS , đây là các ghi d ch ị
tĩnh( Static shift register), ngoài ra còn có
ghi d ch đ ngị ộ ( Dynamite shift register)
nh các công ngh MOS và CMOSờ ệ

Ghi d ch CMOS có các lo i nh SR TTL( ph n l n là cùng mã ị ạ ư ầ ớ
s ) nh 74194/LS194/HC194/HCT194. ố ư

Ngõ Clear th ng đ c g i là MR( Master Reset)ườ ượ ọ
5.8 GHI D CH CMOS, KÝ Hi U IEEE/ANSIỊ Ệ
1. Ghi d ch CMOS:ị

T ng ng 74164/LS164 c a công ngh l ng c c. ươ ứ ủ ệ ưỡ ự
M ch có ngõ đ ng h (CP) tác đ ng lên, ngõ MR tác ạ ồ ồ ộ
đ ng m c th p, và 2 ngõ d li u n i ti p DS1, DS2 ộ ở ứ ấ ữ ệ ố ế
(m t trong 2 ngõ cho phép d li u vào m ch hay không)ộ ữ ệ ạ
5.8 GHI D CH CMOS, KÝ HI U IEEE/ANSIỊ Ệ

74HC164/HCT164: Ghi d ch 8bit vào n i ti p ra song songị ố ế
1. Ghi d ch CMOS:ị
5.8 GHI D CH CMOS, KÝ Hi U IEEE/ANSIỊ Ệ
DS1
DS2
CP
MR
Q
Q
Q
R
R
R
D
R
R

M t s đ c đi m:ộ ố ặ ể
+ S t a ra: Ngõ ra th ng là 10 t i TTL-LS, ngõ ra thúc ố ỏ ườ ả
bus là 15 t i TTL-LSả
+ Kho ng nhi t đ ho t đ ng: -40- đ n 85OCả ệ ộ ạ ộ ế
+ Trì hoãn truy n và các th i gian chuy n ti p cân x ngề ờ ể ế ứ
+ Lo t 74HC: Đi n th c p đi n VCC=2 đ n 6v; đ ạ ệ ế ấ ệ ế ộ
mi n nhi u cao, NIL= NIH =30%VCC VCC=5Vễ ễ ở
+ Lo t 74HCT: Đi n th c p đi n VCC=4.5V đ n 5.5 ạ ệ ế ấ ệ ế
V;t ng thích ngõ vào v i TTL-LS: VIL=0.8V max, ươ ở ớ
VIH=2V max ; t ng thích v i ngõ vào TTL: I1< 1uA ươ ớ ở
V
OL
,V

OH
5.8 GHI D CH CMOS, KÝ Hi U IEEE/ANSIỊ Ệ
1. Ghi d ch CMOS:ị
74HC164/HCT164: Ghi d ch 8bit vào n i ti p ra song songị ố ế
1 2 3 4 5 6 7
14 13 12 11 10 9 8
DS1 DS2 Q
0
Q
1
Q
2
Q
4
GND
V
CC
Q
7
Q
6
Q
5
Q
4
CP
74HC/HCT194
MR
5.8 GHI D CH CMOS, KÝ Hi U IEEE/ANSIỊ Ệ