bài tiểu luận cao học tim hiểu về bộbieesns đổi tương tự số

Tính toán mạch điện tử Cao học 2001
lời nói đầu
Với những u điểm hơn hẳn của tín hiệu số so với tín hiệu tơng tự nh khả
năng chống sai số(lỗi), sửa sai số hiệu quả, khả năng tích hợp lớn của các thiết bị
nên xu hớng số hoá ngày càng phát triển mạnh mẽ.
Ngày này trong các mạng viễn thông đang tồn tại song song cả hai hệ thống
tơng tự và hệ thống số, do đó cần phải có quá trình biến đổi tín hiệu tơng tự sang số
và ngợc lại số tơng tự. Các quá trình đó đợc thực hiện bởi các bộ biến đổi tơng
tự số(ADC Analog to Digital Converter) và bộ biến đổi số tơng tự(DAC
Digital to Analog Converter).
Bài tiểu luận này trình bày ngắn gọn các bộ biến đổi tín hiệu tơng tự sang số,
và một số loại sai số thờng xảy ra trong quá trình biến đổi đó cùng với phơng pháp
kiểm tra.
1. Giới thiệu.
1
Tính toán mạch điện tử Cao học 2001
Các bộ biến đổi tơng tự- số, thờng nó tới là A/D (ADC) có vai trò ngày càng
quan trọng trong việc trang bị máy đo trong những năm qua. Có khi chức năng
quan trọng của máy đo cơ bản nh là vôn mét số, bây giờ ADC năm trong trung tâm
nhiều dụng cụ phức tạp nh ôxylô và bộ phân tích phổ. Trong nhiều trờng hợp đặc
tính bên ngoài của dụng cụ bị hạn chế bởi chỉ tiêu chất lợng bên trong bộ biến đổi
A/D. Càng có sự quan trọng của ADC đối với máy đo đã đợc thực hiện bởi cộng
nghệ mạch tổ hợp (IC) chỉ tiêu chất lợng cao. Nó cho phép bộ biến đổi tốc độ cao
và độ phân giải cao hơn đợc thiết kế, sản xuất và bán với giá phù hợp. Công nghệ
IC tiên tiến quan trọng ngang bằng cho phép bộ vi xử lý khả năng xử lý tín hiệu số
nhanh mà cần thiết trong việc cung cấp sự thay đổi giá thấp từ dữ liệu gốc tạo ra
bởi ADC đến kết quả máy đo.
Chức năng cơ bản của bộ biến đổi A/D là biến đổi giá trị tơng tự ( điển hình
biểu diễn bởi điện áp) thành các bít nhị phân mà cho phép tính xấp xỉ tốt đối với
giá trị tơng tự . Về quan niệm nhận thức ( Nếu khong nói về vật lý học), sự xử lý
nay có thể đợc xem nh là tạo ra tỷ số giữa tín hiệu điện áp vào và điện áp tham

chiếu đã biết V
ref
sau đó làm tròn kết quả tới gần giá trị nguyên nhị phân n-bít nhất.
Về mặt toán học, quá trình xử lý có thể đợc biểu diễn bởi :









=
n
ref
in
V
V
rndD 2
(1)
Trong đó V
in
là trị số tơng tự ( ở đây giả định cho phép dải từ 0 đến V
ref
), D
là từ ở đâu ra dữ liệu, và n là độ phân giải của bộ biến đổi ( số các bít trong D).
Hàm rnd đại diện cho sự làm tròn của các từ trong dấu ngoặc đối với giá trị
nguyên gần nhất.
Một cách điển hình, điện áp thám chiếu đợc sinh ra bên trong bởi bộ biến đổi

có tính cách thơng mại. Trong các trờng hợp nó đợc bên ngoài cung cấp. Còn trờng
hợp khác điện áp tham chiếu cần phải đạt tới dải đâu vào trong phạm vi đây đủ của
bộ biến đổi.
2. Bộ biến đổi t ơng tự số tích phân (Integrating Analog-to-Digital
Converters).
Bộ biến đổi ADC tích hợp đợc dùng khi yêu cầu độ phân giải rất cao tại tốc
độ lấy mẫu tơng đối thấp. Nó làm chức năng bằng cách tích hợp (lấy trung bình) tín
hiệu đầu vào qua chu kỳ thời gian đợc chọn và vì thế thờng sử dụng cho công tác
đo các điện áp DC. Sự lấy trung bình có hiệu ứng của suy giảm nhiễu ở đầu vào.
Nếu thời gian trung bình đợc chọn làm một hoặc nhiều chu kỳ đờng dây điện
lực(power line cycles), giao diện đờng dây điện lực đợc loại bỏ từ phép đo.
Nó đợc ứng dụng rọng rãi ở trong vôn mét số, mà nó lợi dụng độ phân giải
tiếp sóng (receptional), tuyến tính, tính ổn định, và cách loại trừ nhiễu của Cấu trúc
tích phân.
2.1.Cấu trúc hai s ờn dốc(Dual Slope Architecture).
Phơng pháp hai sờn dốc có lẽ đợc sử dụng kiến trúc A/D tích phân một cách
rộng rãi nhất (hình 1). Có hai nửa chu kỳ, dựa vào đây có sờn dốclên và sờn
2
Tính toán mạch điện tử Cao học 2001
dốcxuống. Tín hiệu vào đợc tích hợp trong thời gian sờn dốclên đối với thời gian ấn
định. Sau đó tham chiếu của tín hiệu ngợc đợc tích hợp trong thời gian sờn dốc
xuống để biến đổi đầu vào bộ tích phân thành zero. Thời gian cần thiết cho sờn dốc
xuống tỷ lệ với trị số đầu vào và là đầu ra của ADC.
Về mặt toán học, chu trình sờn dốclên có thể đợc trình bảy nh sau:
RC
VT
V
inup
p
=

(2)



Hình 1. Sơ đồ khối ADC hai sờn dốc đơn giản.
Hình 2. Dạng sóng ADC hai sờn dốc điển hình.
Trong khi đó V
p
là giá trị đỉnh đạt tại đầu ra bộ tích phân trong thời gian sờn
dốc lên, T
up
đợc biết là thời gian tích hợp sờn dốc lên, V
in
là tín hiệu đầu vào, R và
C là giá trị thành phần của bộ tích phân.
Tơng tự sờn dốcxuống có thể trình bảy bởi:

RC
VT
V
refdn
p
=
(3)
Trong đó T
dn
là thời gian không biết trớc của sờn dốcxuống, và V
ref
là giá trị
tham khảo, biểu thức 2 và 3 và giải ra T

dn
, đầu ra của ADC:
ref
inup
dn
V
VT
T
=
(4)
Chú ý ở đây là V
in
và V
ref
luôn luôn là tín hiệu ngợc (Để đảm bảo sự biến đổi
thành zero trong bộ tích phân), và do đó T
dn
luôn luôn là dơng.
Có thể trực tiếp thấy ở trong biểu thức (4) rằng R và C không có mặt ở trong
T
dn
. Do đó giá trị của nó không tới hạn. Đây là kết quả của cùng thành phần đã đợc
dùng cho cả sờn dốc lên và xuống. Tơng tự, nếu thời gian T
up
và T
dn
đợc xác định
3
V
out

V
p
V
in
tích phân
V
ref
tích phân
thời gian
T
up
T
dn
V
in
+
-
V
ref
R
C
V
ra
Tính toán mạch điện tử Cao học 2001
bởi chu kỳ đếm của đồng hồ đơn, chu kỳ chính xác của đồng hồ đó sẽ không ảnh h-
ởng đến độ chính xác của ADC. Phát biểu lại đầu ra nói tới số chu kỳ của đồng hồ:
ref
inup
dn

V
NN
N
=
(5)
Trong đó N
up
là số chu kỳ đồng hồ đã đợc ấn định dùng trong sờn dốclên và
N
dn
là số chu kỳ đồng hồ yêu cầu để biến đổi đầu ra bộ tích phân thành 0.
Các nguồn sai số điện thế.
Rõ ràng từ biểu thức (5) thấy rằng N
dn
, đầu ra bằng số của ADC, chỉ phụ
thuộc vào đầu vào, giá trị tham chiếu, và giá trị không biết trớc N
np,
, sai số trong
V
ref
sẽ ảnh hởng tới độ chính xác hệ số khuếch đại của ADC, nhng đó là
ẩn(implicit) trong những bộ biến đổi.
Sai số bù có thể xuất hiện nếu điện áp tại điểm bắt đầu của sờn dốclên khác
với điện áp tại điểm cuối của sờn dốcxuống. Nếu bộ so sánh đơn trên đầu ra của bộ
tích phân đợc dùng để xác định thời gian đảo (crossing) 0 trong cả hai đờng dốc, sự
bù của nó sẽ không quan trọng. Dù thế nào thì sai số bù có thể xẩy ra vì vai trò loại
trừ (charge infection) từ công tắc để chọn đầu vào và tham chiếu. Trong ứng dụng
vôn mét có độ chính xác rất cao, sự bù này thờng đợc bù bởi chu trình tự trở về
không (auto-zero cycle).
Tính tuyến tính của bộ biến đổi có thể bị ảnh hởng bởi hiệu ứng nhớ

(memory) trong tụ điện của bộ so sánh. Đây là do hiện tợng gọi là hấp thụ điện
môi, mà điện tích (charge) đợc hấp thụ một cách hiệu dụng bởi điện môi tụ trong
khoảng thời gian lộ sáng(exposure) dài tới một điện áp và sau đó quay tới phiến tụ
khi mà điện áp khác đợc sử dụng. Cách lựa chọn vất liệu điện môi có hấp thụ rất
thấp dùng để tối thiểu hiệu ứng này.
Sự cân đối tốc độ độ phân giải.
Thời gian tích hợp sờn dốc lên có thể đợc dùng để xác định chu kỳ đồng hồ
một cách chính xác. Dù thế nào thì thời gian để biến đổi đầu ra của bộ tích phân
thành 0 không phải là số nguyên thực sự của chu kỳ đồng hồ, khi V
in
có thể giả
định bằng bất kỳ giá trị nào. Thực ra, luôn luôn có sự không chính xác số đếm
(count)
+
-
1 mà N
dn
có thể diễn tả đợc V
in
.
Độ phân giải của hai sờn dốc ADC có một số đếm (count) trong N
max
, khi
N
max
là số đếm tích luỹ trong sờn dốc sau khi tích hợp đầu vào có thang độ đầy đủ
V
in
=V
ts

. Dựa trên biểu thức (5).
ref
tsup
V
NN
N
=
max
(6)
Để cải thiện độ phân giải, N
max
phải đợc tăng lên. Việc đó có thể làm đợc
bằng cách tăng N
up
, có giá trị hiệu ứng thời gian tăng tuyến tính yêu cầu cho cả hai
sờn dốclên và xuống. Hoặc V
ref
phải giảm, do đó thời gian sờn dốc lên là hằng số
thời gain sờn dốc xuống tăng tuyến tính. Mặt khác, độ phân giải tăng yêu cầu sự
tăng tuyến tính trong số chu kỳ đồng hồ của sự biến đổi. Giả sử giới hạn thực tiễn ở
chu kỳ đồng hồ tối thiểu, độ phân giải tăng tại mức tốn kém trực tiếp của thời gian
4
Tính toán mạch điện tử Cao học 2001
biến đổi. Vấn đề này có ý nghĩa quan trọng có thể đợc làm dịu bớt bằng cách sử
dụng cấu trúc đa sờn dốc.
2.2. Cấu trúc đa s ờn dốc (Multislope Architecture).
Sơ đồ khối của ADC nhiều sờn dốcđiển hình cho trong hình(3). Nó khác biệt
từ phơng pháp hai sờn dốc mà có các điện trở tích hợp lên và xuống riêng biệt, và
hơn nữa có giá trị bội số cho các điện trở tích hợp sờn dốc xuống.
Sử dụng các điện trở khác nhau cho phần chia sờn dốc lên và xuống giới

thiệu khả năng của sai số do sự không thích ứng của điện trở. Hai sờn dốc đợc miễn
trừ đối với vấn đề này khi duy nhất điện trở đợc dùng. Dù thế nào thì mạng sơ đồ
điện trở chất lợng cao với sự đồng chỉnh nhiệt độ tốt và tính tuyến tính có thể khắc
phục sự bất lợi này.
Ưu điểm của cấu trúc đa sờn dốc giảm đi tại thời gian biến đổi hoặc tăng lên
tại độ phân giải. Sự suy giảm quan trong tại thời gian biến đổi có thể nhận đợc trớc
hết bằng cách làm giảm nhỏ đáng kể R
up
(nối tới V
in
). Dòng nạp bộ tích phân sẽ
tăng, sử dụng đủ dải động của bộ tích phân trong thời gian nhỏ.
Hình 3. Sơ đồ khối ADC Đa sờn dốc
Tiếp theo, thời gian yêu cầu cho sờn dốc tại độ phân giải cho trớc có thể đợc
giảm bớt bằng cách thực hiện sờn dốc xuống có bội số, mỗi một cái tại dòng thấp
liên tiếp (hình 4). Trong ví dụ hình 4, dòng xuống đầu tiền ngợc dấu với đầu vào,
và lớn đáng kể mà bộ tích phân sẽ vợt qua 0 nhỏ hơn 10 số đếm(count).
Khi đầu ra của bộ tích phân vợt quá 0, dòng đợc tắt tại chuyển tiếp đồng hồ
tiếp theo. Lợng mà bộ tích phân quá mức zero dựa trên điện áp đầu vào chính xác.
Để số hoá phần còn lại (residue) chính xác, một giây, thấp hơn 10 lần, cần phải
chọn dòng sờn dốc xuống ngợc dấu. Một lần nữa độ quá mức tỷ lệ với đầu vào nh-
ng bây giờ sẽ có biên độ thấp hơn 10 lần vì sờn dốc thấp hơn. Số đếm (counts) tích
luỹ trong pha của sờn dốcxuống này đợc chấp nhận 10 lần thấp hơn.
Một lợng không xác định của sờn dốc xuống này có thể đợc ứng dụng liên
tiếp, mỗi một ứng dụng này thêm (trong ví dụng này) một chục đối với độ phân giải
nhng tạo số phần trăm rất nhỏ đối với toàn bộ thời gian biến đổi. Phơng pháp đa s-
ờn dốc(Multislope) có thể đợc thực hiện với một chục bớc trong dộ dốc xuống đã
trình bảy ở đây, hoặc với các tỷ số khác. Cho dù tăng thêm trong độ phân giải có
thể nhận đợc bằng cách ứng dụng chu kỳ lên của đa sờn dốc(multislope), mà trong
đó cả đầu vào và dòng tham chiếu dịch chuyển đợc ứng dụng. Tóm lại phơng pháp

5

V
out
R
up
R
dn
10 R
dn
100R
dn
V
in
+
-
V
ref
+
-
V
ref

+
-
V
ref

C
V

out
V
p
V
in
/R
up
tích hợp
V
ref
/R
dn
tích hợp
V
ref
/10R
dn
V
ref
/100R
dn

thời gian

T
up
T
dn1
T
dn2

T
dn3
.
Tính toán mạch điện tử Cao học 2001
đa sờn dốc làm cải thiện một cách ấn tợng trong sự cân đối tốc độ độ phân giải so
với cấu trúc hai sờn dốc bình thờng, với mức tốn kém của sự phức tạp và cần thiết
cho điện trở đợc thích ứng tốt.
Hình 4. Dạng sóng ADC đa sờn dốc điển hình.
3. Bộ biến đổi t ơng tựsố song song (Parallel Analog-To-Digital
Converters).
ADC song song đợc dùng trong ứng dụng nơi mà cần thiết phải có độ rộng
băng và tốc độ lấy mẫu rất cao, cùng với độ phân giải trung bình có thể chấp nhận
đợc. Một ứng dụng điển hình là Ôxylô số thời gian thực(real-time), mà có thể thu
thập tất cả các thông tin của tín hiệu trong trờng hợp đơn. ADC cũng đợc dùng
trong Ôxylô số lặp lại, nhng không cần tốc độ lấy mẫu thời gian thực cao.
3.1.Bộ biến đổi tức thời (Flash Converters).
Loại quen thuộc nhất của bộ biến đổi A/D song song là bộ biến đổi tức thời
(flash). Gọi nh vậy là vì bộ so sánh đợc ghi thời gian 2
n
lấy mẫu dạng sóng một
cách đồng thời (trong đó n là độ phân giải bộ biến đổi). Mỗi một bộ so sánh đợc
cung cấp với điện áp ngỡng khác nhau, đợc tạo ra bởi bộ chia điện trở từ điện áp
tham chiếu bộ biến đổi chính. Các ngỡng này cùng nhau nhảy (span) dải đầu vào
của bộ biến đổi. Các bít đầu ra từ các bộ so sánh tạo mã nhiệt kế, gọi nh thế vì nó
có thể đợc biểu diễn nh một cột số 1 liên tục ở dới chuỗi 0 tơng tự (hình 6). Sự
chuyển tiếp từ 1 đến 0 tuần tự chỉ ra giá trị tín hiệu đầu vào đợc lấy mẫu. Sự chuyển
tiếp này có thể tìm thấy với cổng logic bình thờng, kết quả là mã 1 of N (trong đó
N=2
n
), khi duy nhất một bít là một. Mã 1 of N sau đó có thể đợc mã hoá thêm với

logic thẳng xuôi(straightforword) thành mã nhị phân n bít, là đầu ra mong muốn
của bộ biến đổi.
Bộ biến đổi tức thời có tốc độ rất là nhanh, khi tốc độ của bộ so sánh đợc ghi
thời gian và logic có thể thực sự cao. Điều này làm chúng phù hợp với ứng dụng
Ôxylô thời gian thực(real - time oscilloscope). Dù thế nào thì cũng có tồn tại rất
nhiều bất lợi. Sự phức tạp của mạch điện tăng nhanh khi độ phân giải bị tăng khi có
2
n
bộ so sánh ghi thời gian. Hơn nữa, năng lợng, điện dung đầu vào, điện dung
đồng hồ, và phạm vi vật lý của mảng bộ so sánh trên mạch tích hợp là quan trọng
khi một cách điển hình bộ biến đổi tức thời lấy mẫu nhanh sự biến đổi tín hiệu đầu
vào. Nếu tất cả bộ so sánh không lấy mẫu đầu vào tại cùng một chỗ trên dạng sóng
thì lõi có thể xảy ra. Hơn nữa, sự trễ do truyền lan của tín hiệu tới các bộ so sánh
6
V
out
V
p
V
in
/R
up
tích hợp
V
ref
/R
dn
tích hợp
V
ref

/10R
dn
V
ref
/100R
dn

thời gian

T
up
T
dn1
T
dn2
T
dn3
.
Tính toán mạch điện tử Cao học 2001
gây khó khăn sự thích ứng nh kích cỡ mảng tăng. Đây là một lý do mà bộ biến đổi
tức thời thờng dùng phép nhân logic với mạch giữ và lấy mẫu, khi lấy mẫu đầu vào
một cách lý tởng cung cấp tín hiệu không thay đổi đợc tới tất cả bộ so sánh tại thời
gian của sự đồng bộ.
Sự thay đổi của cấu trúc tức thời có thể đợc dùng để làm giảm tốn kém của
độ phân giải cao hơn. Các kỹ thuật này, gồm có mã hoá tơng tự, sự gấp (folding),
và nội suy có thể giảm bớt điện dung đầu vào và kích cỡ mảng bộ so sánh một cách
đáng kể.
Hình 5 : Sơ đồ khối của bộ biến đổi A/D tức thời.
3.2. Sai số động trong ADC song song (Dynamic Errors in Parallele
ADCs).

Nếu không dùng mạch giữ và lấy mẫu thì trong những phạm vi nào đó sai số
động có thể gây tổn hại tới cấu trúc A/D tức thời và biến thức của nó. Sai số động
đợc định nghĩa ở đây nh là kết quả khi tín hiệu đầu vào có tần số cao đợc ứng dụng
cho ADC. Sai số động phổ biến là do ADC có điện dung đầu vào phi tuyến
lớn(voltage-dependent). Điện dungnày có tính phi tuyến khi nó gồm có phân lớn
tiếp giáp bán dẫn. Khi điện dung đầu vào này đợc truyền từ nguồn trở kháng xác
định, méo có thể xảy ra tại tần số cao.
Các loại sai số động khác xảy ra nếu đầu vào và tín hiệu đồng hồ không đợc
phân phối một cách tức thời tới tất cả các bộ so sánh trong ADC. Dù trong ứng
dụng đơn khối, sự tách biệt về vất lý của bộ so sánh có thể đủ lớn để gây khó khăn
này cho đầu vào tần só rất cao. Đối với sóng hình sin 1 GHz tại sự giao nhau 0, tốc
độ thay đổi cao 10 ps.
7
E
N
C
O
D
E
R
V
ref
V
in
Đồng hồ
Dữ liệu ra
Bộ so sánh
Mã nhiệt kế
Mã 1 of N
Tính toán mạch điện tử Cao học 2001

Tín hiệu thay đổi 3% toàn bộ thang độ. Để số hoá tín hiệu này một cách
chính xác, tất cả bộ so sánh phải đợc điều khiển bởi cùng một điểm trên tín hiệu
khi đồng hồ xuất hiện. Nếu có sự không thích ứng trong khoảng trễ trong đồng hồ
hoặc sự phân bố tín hiệu tới bộ so sánh chỉ trong 10 ps, sẽ có sự khác nhau 3% giá
trị tín hiệu nhận biết đợc bởi bộ sa sánh khác nhau. Kết quả đạt tại đầu ra bộ so
sánh, sau khi giải thích bởi bộ mã hoá bám theo, cho kết qủa sai số mã đầu ra lớn.
Cả hai sai số này có chiều hớng xấu nh độ phân giải bộ biến đổi tăng, khi
điện dung đầu vào và kích cỡ mảng bộ so sánh cả hai đều lớn lên. Nó có thể hạn
chế độ phân giải có thể nhận đợc thực tế trớc khi năng lợng và sự ràng buộc phức
tạp tham dự vào. Một cách điển hình các mạch lấy mẫu và mạch giữ đợc dùng với
ADC song song để loại trừ vấn đề này.
Hình 6: Mã nhiệt kế từ bộ so sánh đợc biến đổi thành mã 1 of N dùng cổng logic.
3.3. Mạch giữ và lấy mẫu.
Các mạch giữ và lấy mẫu loại trừ sai số động từ ADC song song bằng cách
đảm bảo rằng tín hiệu đầu vào bộ so sánh không bị thay đổi khi đồng hồ bộ so sánh
xuất hiện. Mô hình quan niệm lấy mẫu và giữ điều khiển ADC đợc cho trong hình
(7). Khi chuyển mạch đợc đóng, điện áp trên toàn bộ tụ bám theo tín hiệu đầu vào.
Khi chuyển mạch mở, tụ điện giữ giá trị đầu vào lúc đó. Giá trị này đợc ứng dụng
vào đầu vào ADC qua bộ khuếch đại, và sau khi thích ứng giá trị ổn định có thể có
của bộ so sánh. Duy nhất sau đó là bộ so sánh đợc lấy thời gian(clocked), loại trừ
vấn đề về sự phân phối tín hiệu dựa vào ở trên và tất cả các sai số động khác liên
quan với bộ so sánh.
Thực ra, có sự hạn chế đối với chỉ tiêu chất lợng động của mạch giữ và cùng
với mạch lấy mẫu. Đối với phạm vi mà nó có điện dung đầu vào phi tuyến, cùng
8
0

0
1
0

0
0
0
0
1
1
1
1

Tính toán mạch điện tử Cao học 2001
một méo có tần số cao đã đề cập ở trên sẽ xuất hiện. Dù thế nào thì một cách điển
hình hiệu ứng này sẽ bị giảm nhiều hơn, khi một cách điển hình điện dùng đầu vào
của mạch giữ và lấy mẫu thấp hơn nhiều so với bộ biến đổi song song. Bài toán
động của mạch giữ và lấy mẫu thờng thấy khác là méo khẩu độ (perture distortion).
Nó dựa vào méo đợc đa tới bởi thời gian cắt không zero của mạch lấy mẫu trong hệ
thống. Nó có thể đa vào méo khi lấy mẫu tín hiệu tần số cao, khi điểm lấy mẫu hiện
dụng trên tín hiệu có thể là một hàm tốc độ tín hiệu của sự thay đổi (tốc độ nhảy
dòng in) và hớng. Với nguyên nhân này, phải quan tâm nhiều tới việc thiết kế
chuyển mạch sử dụng trong mạch giữ và lấy mẫu.
Hình 7: Mạch giữ và lấy mẫu điều khiển ADC song song.
Hình 8: Mạch cầu Diode để dùng làm chuyển mạch lấy mẫu.
9
X1
Amp
X1
Amp
Mạch giữ và lấy mẫu
Đồng hồ giữ và lấy mẫu
Đầu vào

E
N
C
O
D
E
R
ADC
Đồng hồ bộ so
sánh
Dữ
liệu
đầu ra
D1 D2
D3 D4
D6
D5
Vào
Ra
Tính toán mạch điện tử Cao học 2001
Tranzito MOS có thể đợc dùng trực tiếp làm các chuyển mạch lấy mẫu, và
các sự cải thiện trong tốc độ tranzito dẫn tới chỉ tiêu chất lợng giữ và lấy mẫu tốt
hơn.
Cấu hình khác của bộ lấy mẫu có chỉ tiêu chất lợng cao thờng đợc dùng là cầu
diode, cho trong hình (8). Với dòng điện chảy trên hớng đã cho, chuyển mạch bật
lên. Tín hiệu đầu vào đợc nối tới tụ giữ qua diode dẫn điện D1 đến D4. Diode D5
và D6 tắt. Để tắt chyuển mạch, dòng điện phải ngợc lại. Bây giờ diode D5 và D6
dẫn điện, và các diode còn lại bị tắt. Tín hiệu đầu vào không phụ thuộc vào tụ giữ
bởi chuỗi OFF của các diode D1 đến D4 và diode phân dòng ON D5 và D6.
Bộ lấy mẫu dùng cầu diode thờng đợc xây dựng từ diode Shottky mà nó tận

dụng phụ tải không lu trữ. Chúng có thể bị tắt nhanh chóng, tạo ra méo khẩu độ.
Mạch giữ và lấy mẫu có chỉ tiêu chất lợng rất cao đã đợc xây dựng bằng cách dùng
phơng pháp này.
3.4. ADC ghép xen (Interleaving ADCs) .
Không đề ý tới tốc độ lấy mẫu của bộ biến đổi hiện có của A/D, tốc độ lấy
mẫu cao hơn thờng đợc yêu cầu. Nó đặc biệt đúng trong ứng dụng Ôxylô thời gian
thực (real time) nơi mà độ rộng băng tần có thể biết đợc tỷ lệ trực tiếp tới tốc độ lấy
mẫu. Để nhận đợc tốc độ lấy mẫu cao hơn, mảng bộ biến đổi thờng phải đợc xen
lẫn nhau. Ví dụ, bốn bộ biến đổi 1 GHz, điều khiển bởi một tín hiệu đầu vào đơn,
có thể hoạt động với đồng hồ của chúng cách nhau tại thời gian 90
0
. Nó tạo ra tốc
độ lấy mẫu đầu vào tập hợp 4 GHz, nâng lên độ rộng băng có thể biết đợc từ giá trị
điển hình 250 MHz tới 1 GHz ( thực ra để nhận đợc độ rộng băng 1 GHz thì mạch
lấy mẫu trong ADC phải có độ rộng băng 1 GHz).
Nhng sự xen lẫn thờng đa ra sai số do sự không thích ứng trong đặc tính
riêng ADC. Sai số tăng ích và sai số bù trong ADC đơn không bị xen lẫn có thể sản
ra một cách tơng đối sai số vô hại (innocuous errors) mà không quan trọng đối với
ứng dụng. Trong hệ thống xen lẫn, khắc biệt nhau trong sai số tăng ích và dịch
chuyển của riêng ADC có thể chuyển đổi tới thành phần tần số giả mạo tại bộ số
con tốc độ lấy mẫu. Nó sẽ đặc biệt không mong muốn nếu phổ của tín hiệu có ích .
Thật may, sai số tăng ích và sai số bù trong hệ thống ADC ghép xen có thể
đợc lấy chuẩn. Sẽ khó khăn hơn để loại trừ ảnh hởng của sự không thích ứng động
trong ADC. Chúng có hai nguồn: Sự định pha không chính xác của đồng hồ mà
chèn vào hệ thống ADC, và độ rộng băng khác nhau trong mạch bộ lấy mẫu ở trớc
ADC.
ảnh hởng của sai số do pha đồng hồ đợc minh hoạ trong hình (9), cho biết
ảnh hởng của một đồng hồ bộ biến đổi không định pha(mis-phased) trong một hệ
thống ADC ghép xen bốn lối (four-way). Đối với tín hiệu đầu vào 1 GHz, sai số do
pha đồng hồ 10 ps đạt kết quả sai số 3% trong giá trị lấy mẫu đợc lấy. Đây là kết

quả trực tiếp của tốc độ nhảy dòng tín hiệu đợc số hoá. Đồng hồ không định pha
trong hệ thống ADC ghép xen có thể sản ra thành phần tần số giả mạo và thay đổi
dạng(in shape) hoặc định thời trong dạng sóng đợc xây lại. Mạch giữ và lấy mẫu
hạng hai (two-rank) lấy mẫu đầu vào với duy nhất một bộ lấy mẫu cần thiết có thể
10
Tính toán mạch điện tử Cao học 2001
loại trừ vấn đề này. Thủ tục lấy chuẩn mà điều chỉnh pha đồng hồ cũng có thể giúp
để giảm ảnh hởng này.
ảnh hởng do sự không thích ứng độ rộng băng tơng tự với ảnh hởng do sự
khong thích ứng định thời. Sự lấy chuẩn để giảm ảnh hởng này là rất khó, dù thế
nào thì sự điều chỉnh yêu cầu của đáp ứng tần số mạch tơng tự chỉ là hơn điều
chỉnh độ trễ của một tín hiệu số.
Hình 9: ảnh hởng sai số định thời trong hệ thống ADC ghép xen .
4. Bộ biến đổi t ơng t -số đa b ớc(Multistept Analog-To-Digital
Convertors).
Bộ biến đổi đa bớc thờng đợc dùng khi yêu cầu độ phân giải của ứng dụng v-
ợt qúa độ phân giải hiện có trong bộ biến đổi song song. Một ứng dụng điển hình
cho bộ biến đổi đa bớc là ở trong bộ phân tích phổ số hoá trực tiếp nơi mà độ phân
giải 12 bít đợc yêu cầu tại tốc độ lấy mẫu cao nhất hiện có. ở đây bộ phân tích phổ
số hoá trực tiếp đợc định nghĩa nh là cái mà dùng biến đổi Fourier của bản ghi đầu
ra ADC để tính toán phổ. Một cách điển hình, chúng cung cấp lu lợng phép đo cao
hơn bộ phân tích phổ tơng tự với Ôxylô quét và cấu trúc trộn. ở đây đa bớc
(multistep) gồm có rất nhiều các loại cấu trúc.
4.1 Bộ biến đổi t ơng tự-số hai b ớc.
Một ví dụ rất đơn giản của ADC đa bớc là bộ biến đổi hai bớc với độ phân
giải 12 bít (hình 10). Tín hiệu đầu vào đợc đợc thu thập bởi mạch giữ và lấy mẫu và
số hoá bởi bộ biến đổi song song với độ phân giải 6 bít. Sau đó kết quả số đợc biến
đổi bộ biến đổi số-tơng tự (DAC) thành dạng tơng tự và trừ đi từ đầu vào. Cho kết
quả phần còn lại(residue) nhỏ (sự khác nhau giữa đầu vào và một cái gần nhất
trong những mức đợc làm tròn ADC 64) đợc khuếch đại bằng 64 và sau đó số

hoá bởi ADC 6 bít song song khác. Hai kết quả 6 bít đợc cộng với trọng số thích
hợp để nhận mã đầu ra 12 bít.
Từ ví dụ này, thấy rõ lợi điểm của cấu trúc hai bớc. Tín hiệu đã đợc tách ra
12 bít, nhng duy nhất 128 (2*64) bộ so sánh đợc yều cầu. Một cách đầy đủ bộ biến
đổi song song phải đợc yêu cầu 4096 bộ so sánh. Bộ biến đổi hai bớc cung cấp
năng lợng thấp hơn, sự phức tạp và điện dùng đầu vào hơn bộ biến đổi song song
trong cùng một tốc độ.
11
V
t
1
2
4
1
Thời gian lấy mẫu mong
muốn
Thời gian lấy mẫu
hiện tại
Tính toán mạch điện tử Cao học 2001
Giá phải trả là sự cộng thêm của mạch giữ và lấy mẫu của ADC. Mạch giữ
và lấy mẫu cần có để thu thập lấy mẫu đầu vào và giữ nó không thay đổi qua thao
tác tuần tự của hai bộ biến đổi song song và DAC. DAC phải thật chính xác đối với
độ phân giải đầu ra mong muốn của bộ biến đổi (12 bít nh trong ví dụ trên).
4.2 Bộ biến đổi t ơng tự-số nhanh (Ripple-through Analog to Digital
Converters).
Cấu trúc hai bớc tạo ra sự giảm quan trọng số bộ so sánh so với cấu trúc song
song. Dù thế nào, 128 bộ so sánh vẫn đợc yêu cầu trong ví dụ 12 bít hình (10). Hơn
nữa sự giảm có thể thực hiện đợc đợc bằng cách sử dụng nhiều tầng hơn nữa trong
quá trình biến đổi, với vài bít trong mỗi tầng và tơng đơng với khuếch đại thấp hơn
trong bộ khuếch đại phần còn lại (residue amplifier). Một bộ biến đổi ba tầng tách

ra bốn bít trong một tầng sẽ cần 48 bộ so sánh. Bộ biến đổi loại này (với hơn hai
tầng ADC nhng chỉ với duy nhất mạch giữ và lấy mẫu) thờng đợc gọi là bộ biến đổi
nhanh. Một bít trong một cấu trúc nhanh tầng cho trong hình 11. Mỗi một tầng
gồm một bộ so sánh đơn, một bít ADC, một bộ trừ, và một bộ khuếch đại với hệ số
khuếch đại hai. Trong mỗi một tầng, một bít đợc tách ra và một phần còn lại đi tới
tầng tiếp theo. Bộ so sánh của mỗi tầng đợc lấy thời gian của sự hoạt động xuống
tới (down the converter) bộ biến đổi.
Một bít trong một cấu trúc tầng giảm tối thiểu số đếm (count) của bộ so
sánh, nhng nó yều cầu thêm nữa bộ khuếch đại và tầng DAC hơn bộ biến đổi hai b-
ớc. Mặt khác, đây là các tầng rất đơn giản, và toàn bộ số đếm (count) thành phần
thông thờng thấp hơn trong bộ biến đổi nhanh so với bộ biến đổi hai bớc. Mặt khác,
tốc độ lấy mẫu của một bít trong bộ biến đổi tầng trở thành thấp hơn bộ biến đổi
hai bớc. Phần lớn đây là kết quả của một lợng lớn các thao tác tuần tự đợc yêu cầu.
Hình 10 : Sơ đồ khối của ADC hai bớc 12 bít.
12
ADC 6


bít
ADC 6


bít
Tổng
12b dữ liệu
S/H DAC
X64
12 bít accurate
Vào
Tầng

1
Tầng
2
Tầng
3
Tầng
12
S/H
Vào
ADC
1 bít
Bộ so sánh
Phần
còn lại
tơng
tự vào
Phần
còn lại t
ơng tự
vào
Tới tầng
tiếp theo
X2
ADC
Dữ liệu ra
Tính toán mạch điện tử Cao học 2001
Hình 11: Sơ đồ khối của bộ biến đổi nhanh 12 bít, một bít trong một tầng.
4.3 Bộ biến đổi t ơng tự- số đầu vào ra song song (Pinelined Analog-to-
Digital Converters).
Bộ biến đổi đầu vào ra song song tăng tốc độ kết hợp với bộ biến đổi đa bớc

khác đồng thời thay vì thao tác tuần tự của bộ so sánh, DAC, và bộ khuếch đại
trong mạch điện. Có thể nhận đợc bằng cách đặt xen vào mạch giữ và lấy mẫu giữa
các tầng.
Hình 12 là một sơ đồ khối cho một bít trong một bộ biến đổi tầng. Nó tơng
tự với cấu trúc của hình 11, với sự tạo thêm mạch giữ và lấy mẫu. Mỗi một mạch
giữ và lấy mẫu giữ phần còn lại từ tầng trớc. Tại mỗi chu kỳ đồng hồ, một lấy mẫu
mới của đầu vào đợc thực hiện, và phần còn lại đợc khuếch đại tiến tới một tầng
xuốngdây truyền (pipeline).
Hình 12 : sơ đồ khối cho một bít trong một bộ biến đổi tầng.
5. Bộ biến đổi đếm(Conting Converter).
Một trong những phơng pháp đơn giản nhất để tạo ra điện áp so sánh là dùng
bộ biến đổi số-tơng tự. Một DAC n bit có thể đợc dùng để tạo ra bất kỳ một trong
13
Tầng
1
Tầng
2
Tầng
3
Tầng
12
Vào
ADC
1 bít
Phần
còn lại
tơng
tự vào
Phần
còn lại t

ơng tự
vào
Tới tầng
tiếp theo
X2
DAC
Dữ liệu ra
DAC
Tính toán mạch điện tử Cao học 2001
những đầu ra rời rạc 2
n
bằng cách dùng từ số thích hợp đầu vào. Cách trực tiếp để
xác định điện áp vào không biết trớc(unknown) v
x
là phải so sánh nó với từng đầu
ra của DAC một cách tuàn tự. Sự kết nối đầu vào số của DAC tới một bộ đếm nhị
phân n bit cho phép sự so sánh với đầu vào không biết trớc một cách từ từ, đợc cho
ở hình (13).
Bộ biến đổi A/D bắt đầu hoạt động khi xung làm cho flip-flop và bộ đếm đặt
tới điểm zero. Mỗi xung đồng hồ liền tiếp làm tăng bộ đếm, đầu ra DAC giống nh
cầu tháng trong thời gian biến đổi. Khi đầu ra của ADC vợt quá đầu vào không biết
trớc, đầu ra của bộ so sánh thay đổi trạng thái, kích flip-flop, và ngăn không cho
các xung đồng hồ thêm nữa tới bộ đếm. Sự thay đổi trạng thái của đầu ra bộ so
sánh chỉ ra rằng quá trình biến đổi kết thúc. Tại thời điểm đó, nội dùng của bộ đếm
nhị phân phản ánh giá trị đợc biến đổi của tín hiệu vào.
Phải chú ý tới vài đặc điểm của bộ biến đổi. Thứ nhất, độ dài của chu trình
biến đổi thay đổi và tỷ lệ với điện áp đầu vào không biết trớc v
x
. Thời gian biến đổi
max T

T
tồn tại cho tín hiệu vào toàn bộ thang đo (full-scale) và tơng ứng với chu kỳ
đồng hồ 2
n
hoặc:
C
n
c
n
T
T
f
T 2
2
=
(7 )
Trong đó f
c
=1/T
c
là tần số đồng hồ. Thứ hai, giá trị nhị phân trong bộ đếm
đại diện cho điện áp nhỏ nhất của DAC mà nó lớn hơn đầu vào không biết trớc,
không cần thiết giá trị này phải là đầu ra của DAC mà gần nhất với đầu vào không
biết trớc, yêu cầu từ trớc. Cũng nh vậy, ví dụ trong hình 13(b) cho trờng hợp đầu
vào không thay đổi trong thời gian chu kỳ của sự biến đổi. Nếu đầu vào thay đổi,
đầu ra nhị phân sẽ là sự đại diện chính xác của giá trị tín hiệu đầu vào tại hằng số
mà bộ so sánh không thay đổi trạng thái.
Ưu điểm của bộ biến đổi ADC đếm là nó yêu cầu số lợng phân cứng tối
thiểu và không quá đặt để vận hành. Nhợc điểm lớn là liên quan tới tốc độ biến đổi
thấp đối với tốc độ của bộ biến đổi D/A cho trớc. Một bộ biến đổi n bit yêu cầu chu

kỳ đồng hồ 2
n
cho sự biến đổi dài nhất của nó.
(a)
14
Flip - flop
DAC
n bit
Bộ đếm
n bit
+
-
+
v
x
-
v
DAC
Clock
Mã ra
ADC
Biến đổi
két thúc
Reset
v
DAC
v
v
DAC
v

Bắt đầu biến đổi
T 2T 3T 4T 5T 6T 7T 8T
Kết thúc
biến đổi
t
t
t
Tính toán mạch điện tử Cao học 2001
(b)
Hình 13: (a) Sơ đồ khối của bộ biến đổi đếm.
(b) Sơ đồ khối định thời(timing).
6. Bộ biến đổi ADC xấp xỉ liên tiếp(Successive Approximation
ADC).
Khác với loại bậc thang, loại này chỉ biến đổi và so sánh n nhịp lối vào ADC.
Do vậy, thời gian biến đổi là cố định không phụ thuộc vào độ lớn của tín hiệu cần
biến đổi. Sơ đồ khối mô tả cấu trúc ADC xấp xỉ liên tiếp đợc trình bày trên hinh
(14a).
Chu trình biến đổi bắt đầu với xung Start qua bộ điều khiển logic (logic
programmer) đặt hai thanh ghi lu trữ (Shift register và store register) có giá trị tới
nửa thang(100 00) ở nhịp mới. Tức là nó đặt cho bit nhiều ý nghĩa nhất MSB của
các thanh ghi bằng 1, các bit còn lại bằng 0, làm cho lối ra của DAC V
O
=1/2FS.
Tuỳ thuộc vào trạng thái của bộ so sánh COMP, tức là tuỳ thuộc vào tơng quan
giữa hai thế V
O
và V
I
.
Bộ điều khiển logic sẽ điều khiển nh sau: nếu V

O
<V
I
, trong nhịp thứ hai, giá
trị 1 đó đợc giữ lại và nếu V
O
>V
I
giá trị đó đợc xoá về 0, đồng thời thanh ghi dịch
sẽ dịch số 1 tới bit tiếp theo bit MSB.
Mã số đợc DAC biến đổi tơng ứng thành thế V
O
và lại đợc so sánh trong nhịp
thứ hai này. Quá trình cứ tiếp diễn với từng bit nh vậy cho tới bit ít ý nghĩa nhất
LSB đợc đa lên 1. Sau n xung nhịp, một xung EOC(end of convert) đợc phát ra báo
rằng một quá trình biến đổi đã xong. Lúc này mã số ở lối ra thanh ghi lu trữ (hay ở
lối vào của bộ DAC) chính là tơng ứng với thế cần biến đổi.
15
n-bit
DAC
Logic Programmer
n bit
Storage Register
Clock
n-bit
Shift Register
-
+
Bộ so sánh
V

I
V
in
n-bit digital output
V
o
Tính toán mạch điện tử Cao học 2001
(a)
Hình (14b) cho dãy mã đối với DAC 3 bit và dãy sau đay cho bộ biến đổi
xấp xỉ liên tiếp trong hình. Tại thời điểm bắt đầu của sự biến đổi, đầu vào DAC đợc
đặt tại trạng thái 100. Tại thời điểm kết thúc chu kỳ đồng hồ thứ nhất, thấy rằng
điện áp DAC nhỏ hơn v
x
, do đó mã DAC tiến tới trạng thái 110. Tại thời điểm kết
thúc chu kỳ đồng hồ thứ hai, điện áp DAC vẫn rất nhỏ, và mã DAC tiến tới 111.
Sau chu kỳ đồng hồ thứ ba, điện áp DAC rất lớn, do đó mã DAC bị giảm để nhận
giá trị đợc biến đổi cuối cùng là 110.
(b)
Hinh 14: (a)Sơ đồ khối của ADC xấp xỉ liên tiếp.
(b) Các chuỗi mã của ADC xấp xỉ liên tiếp 3 bít.
16
100
100
100
110
101
010
011
001
101

100
011
010
001
000
111
Mã cuối
cùng
T 2T 3T
t
Tính toán mạch điện tử Cao học 2001
Tốc độ biến đổi nhanh có thể thực hiện đợc đối với ADC xấp xỉ liên tiếp. Kỹ
thuật biến đổi này rất phổ biến và đợc dùng trong rất nhiều trong bộ biến đổi 8 tới
16 bit. Nhân tố cơ bản hạn chế tốc độ ADC này là thời gian đợc yêu cầu cho đầu ra
bộ biến đổi D/A để ổn định giữa phân số một LSB của V
FS
và thời gian đợc yêu cầu
cho bộ so sánh để tơng ứng với tín hiệu vào mà có thể khác nhau bởi một lợng rất
nhỏ
7. ADC kiểu bậc thang (kiểu servo).
Trên hình 15 giới thiệu sơ đồ khối của bộ ADC kiểu bậc thang. Nguyên tắc
của nó nh sau:
Chu trình biến đổi bắt đầu khi xung start xoá bộ đếm nhị phân n bit(n bit
counter). Vì rằng V
O
<V
I
nên lối ra bộ so sánh ở mực 1, cổng AND mở cho các
xung Clock vào bộ đếm. Số đếm tăng dẫn cho tới khi V
O

bắt đầu vợt quá V
I
, lối ra
của COMP sẽ trở về 0 và khoá cổng AND lại.
Mã số lối ra bộ đếm lúc này tơng ứng với độ lớn thế Analog cần biến đổi.
Nếu đo dạng sóng V
O
trong một chu kỳ biến đổi, ta sẽ thấy một sóng hình bậc
thang.
ADC loại này có kết cấu đơn giản nhng có nhợc điểm là thời gian biến đổi
phụ thuộc vào độ lớn thế cần biến đổi.
Hình 15: Sơ đồ khối bộ biến đổi ADC kiểu bậc thang.
8. ADC bám sát (tracking).
Nếu giá trị V
I
chỉ biến đổi quanh một gía trị nào đó thì loại ADC này tỏ ra
tiện lợi hơn. Nguyên tắc của nó là dùng bộ đếm lên xuống(up - down counter).
Mạch đợc thiết kế sao cho nếu V
O
<V
I
(thế lối ra của bộ so sánh bằng 1), bộ đếm sẽ
ở trạng thái đếm lên, nếu V
O
>V
I
(thế lối ra của bộ so sánh bằng 0) thì bộ đếm sẽ ở
17
DAC
n-bit counter

-
+
Bộ so sánh
Đầu ra n bit số
Đồng hồ
start(Reset)
V
O
V
R
n bit DAC
n-bit Up/down
counter

U/D
-
+
Bộ so sánh
Đầu ra n bit số
Đồng hồ
V
in
V
O
V
R
Tính toán mạch điện tử Cao học 2001
trạng thái đếm xuống. Nh vậy thế lối ra của DAC luôn có xu hớng bám sát thế
vào cần biến đổi.
Hình 16: Sơ đồ khối ADC bám sát.

9. Sai số tĩnh và kỹ thuật kiểm tra.
9.1. Sai số bù, sai số tăng ích và sai số tuyến tính.
Sai số bù và tăng ích trong ADC giống nh sai số bù và tăng ích trong bộ
khuếch đại.
Nếu một ADC có sai số bù thì sẽ có một dịch chuyển hệ thống trong giá trị
của điện áp ngỡng T(k) từ giá trị bình thờng. Có khả năng xác định đợc sai số bù từ
phép đo điện áp ngỡng đơn tại điểm giữa của khoảng chuyển đổi. Nhng nếu phép
đo này có sai số tăng ích và sai số phi tuyến, thì thờng xác định sai số bù. Một ph-
ơng pháp đo rất hay dùng là phơng pháp bình phơng nhỏ nhất để đặt giá trị ngỡng
T(k) tới giá trị T(k) lý tởng. giá trị bù cần thiết để có đợc sự thích hợp tốt nhất của
giá trị thực tế với gía trị lý tởng là giá trị bù của sự chuyển đổi.
Cũng nh vậy, sai số tăng ích là một khoảng của điện áp ngỡng cao hơn hoặc
thấp hơn s với giá trị tuyết đối. Một cách tơng đơng, sai số tăng ích tồn tại nếu độ
rộng thu của mã trung bình cao hơn hoặc thấp hơn so với giá trị Q bình thờng.
Thêm vào đó, sai số tăng ích có thể đạt đợc bằng cách tạo ra đờng thích hợp nhất
(trên đồ thị đặc tuyến) của giá trị T(k) với giá trị lý tởng của nó.
Sai số tuyến tính định nghĩa một cách truyền thống bằng độ phi tuyến tích
phân (INL Integral NonLinearity) và độ phí tuyến vi phân (DNL Differential
NonLinearity). Độ phi tuyến tích phân là sự sai khác của mức ngỡng T(k) so với giá
trị bình thờng của nó sau khi đã loại bỏ các sai số bù và tăng ích. Độ phi tuyến vi
phân đại diện cho sự khác nhau của độ rộng nhị phân W(k) so với giá trị Q bình th-
ờng, tất nhiên là sau khi đã sửa sai số tăng ích.
Sai số INL và DNL thờng đợc biểu diễn bằng đơn vị bít trọng số nhỏ nhất
(LSBs-Least Significant Bits), với LSB=Q. Sai số phi tuyến tích phân biểu diễn theo
LSBs có giá trị:
18
Tính toán mạch điện tử Cao học 2001
Q
QkkT
kINL

)1()(
)(

=
(8)
Với k=2 tới 2
n
-1
Trong công thức trên đã bỏ qua sai số bù và sai số tăng ích và T(1)=0.
Tơng tự, sai số phi tuyến vi phân theo LSB là:
Q
QkW
DNL

=
)(
(9)
Với k=1 tới 2
n
-2
Rõ ràng là INL và DNL có quan hệ với nhau. Trong thực tế, DNL là vi phân
thứ nhất của INL, nghĩa là:
DNL(k)-INL(k+1)-INL(k) (10)
Hai thông số chất lợng của đặc tuyến ADC liên quan đến INL và ANL là mã ẩn
(missing code) và tính đơn điệu (monotonicity).
Nếu một ADC có một số mã không bao giờ xuất hiện tại đầu ra, thì bộ
chuyển đổi đó đợc gọi là mã ẩn. Điều này tơng đơng với độ rộng nhị phân W(k)=0
tại mã đó và kèm theo một sai số DNL khá lớn. Tính đơn điệu là khi đầu ra của
ADC tăng hoặc giảm tuyến tính theo tín hiệu đầu vào. Khi kiểm tra tính đơn điệu
của ADC, các ảnh hởng của nhiễu phải đợc loại bỏ.

9.2. Kỹ thuật đo.
Có nhiều kỹ thuật đợc sử dụng để đo sai số bù, tăng ích và sai số tuyến tính.
Mục đích chung của chúng là định vị chính xác giá trị T(k). Khi điều này đợc thực
hiện thì các giá trị sai số bù, sai số tăng ích và sai số tuyến tính có thể nhanh chóng
tính đợc. Co hai kỹ thuật thờng đợc dùng đó là sử dụng bộ biến đổi số tơng tự,
hay là sử dụng thiết bị gọi là vòng bám (Tracking loop) .
Trong phơng pháp thứ nhất bộ biến đổi DAC cần có độ chính xác và độ phân
giải coa hơn đáng kể so với của ADC bị đo. Để thực hiện kỹ thuật này đầu ra của
ADC sẽ đợc đa tới đầu vào của ADCvà nghi nhận cần thiết mã đầu vào ADC để
định vị giá trị điện áp ngỡng T(k). Rõ ràng là phơng pháp này cần dựa trên kết quả
thống kê các quyết định tại đầu vào của đầu ra ADC để tìm ra điều kiện chiếm hơn
50% sự nhất trí. Điều này có thể làm đợc bằng cách tốt nhất là lu trữ các số liệu của
ADC trong bộ nhớ và phân tích chúng bằng máy tính.
Một kỹ thuật khác là sử dụng vòng bám để định vị T(k). Bộ điều khiển cần
có một vòng để tìm ra giá trị T(k) bằng cách gửi mã k tới bộ so sánh giá trị số, bộ
này sẽ so sánh k với đầu ra ADC. Nếu đầu ra ADC thấp hơn, thì đầu ra của bộ tích
phân sẽ kéo biên độ tín hiệu lên, điều này làm tăng giá trị đầu vào ADC. Khi đầu ra
của ADC cao hơn thì quá trình sẽ làm ngợc lại, bộ tích phân sẽ kéo xuống.
19
ADC

dới
sự kiểm
tra
Bộ so
sánh đại
lợng số
Mã C tại đầu ra
Vôn mét
số

Bộ điều
khiển
Mã điều
khiển K
C
+V(C K)

R
-V(C < K)


N
Tính toán mạch điện tử Cao học 2001
Hình 17: Vòng bám đợc dùng cho đo ADC tuyến tính.
Còn phải có một số biện pháp phòng ngửa để đảom bảo sự đo dạc chính xác.
Trong phơng pháp 1, độ phân giải và độ chính xác của vôn mét phải cao hơn so với
ADC, điều này dễ thực hiện.
Hằng số thời gian tính ích phân cần chọn đủ nhỏ sao cho sờn đỉnh - đỉnh dự
kiến (thời gian chuyển đổi của ADC) đủ nhỏ so với Q.
Mỹ thuật vòng bám làm việc tốt với bộ chuyển đổi đều, với bộ chuyển đổi
này, bộ tích phân có thể bị nghẽn tại một ngỡng nào đấy khi một ngỡng khác đang
bị yêu cầu. Điều này thờng xẩy ra nh là một sai số lớn (lơn hơn 1 LSB), cho đến khi
vùng bất thờng (không đều) này qua đi.
Trong các ứng dụng phân tích phổ, độ méo của bộ chuyển đổi là chia khoá
để lựa chọn. Nếu phải lựa chọn, một bộ chuyển đổi với sai số DNL thấp sẽ tốt hơn
bộ chuyển đổi với sai số INL nhỏ do đó có méo thấp hơn nhiều với tín hiệu vào
nhỏ. Trong đặc tuyến, một bớc trong sai số INL sẽ tạo ra méo lơn theo biên độ tín
hiệu. Mặt khác một sai số INL hình cung nhẵn (smooth bow - shaped) sẽ tạo ra
méo với tín hiệu vào lớn nhất, nhng biên độ của nó sẽ giảm rất nhanh theo tín hiệu
nếu biên độ tín hiệu vào giảm. Điều này có thể khắc phục bằng một bộ suy giảm

đầu vào của máy phân tích phổ.
10. Sai số ADC động và các kỹ thuật kiểm tra.
Sai số ADC động là sai số xảy ra khi đa tín hiệu cao tần vào đầu vào tơng tự
của bộ chuyển đổi.
Các sai số động thờng thấy là méo, sai pha và những bất thờng về đáp ứng b-
ớc (step response anomalies). Các sai số này và các kỹ thuật kiểm tra tơng ứng đợc
trình bày trong phân này. Các thành phần tạp, nhiễu và các sai số ổn định có thể
xảy ra đối với cả tín hiệu hiệu vào tĩnh và động.
10.1. Các loại sai số .
a. Méo và các thành phần tạp.
Méo ADC ( nó tạo ra các hài của tín hiệu vào) là thành phần quan
trọng đối với các máy phân tích phổ, thờng tìm thấy méo tín hiệu bằng cách kiểm
tra.
Các thành phần tạp, đợc định nghĩa nh là thành phần phỏ dẽ thấy, mà nó
không phải là hài của tín hiệu vào, cũng quan trọng đối với ứng dụng máy phân tích
phổ.
20
Tính toán mạch điện tử Cao học 2001
Méo có thể tạo ra do độ phi tuyến tích phân và vi tích phân đặc tuyến vào /ra
của bộ chuyển đổi. Méo này xảy ra với tín hiệu vào một chiều và xoay chiều. Một
loại méo khác, méo động xảy ra đối với tín hiệu vào cao tần. Méo này là do sự giới
hạn của việc mẫu và giữ trớc bộ ADC, hoặc trong bộ ADC nếu không sử dụng lấy
mẫu và giữ. Một nguồn tạo ra méo là tụ điện có điện dung biến đổi theo điện áp
trong mạch chủ độngcủa bộ chuỷen đổi. Tại tần số cao, tụ này tạo ra meo khi đợc
điều khiển bởi một nguồn có trở kháng ra hữu hạn.
Các thành phần tạp là các đờng phổ chứ không phải là hài của tần số tín hiệu
vào. Nó xuất hiện nh là hài của tần số tín hiệu đồng hồ, hoặc là do sự giao thoa của
các nguồn gần nhau trong hệ thống. Méo ADC đợc đo bằng đơn vị dB âm theo
biên độ của tín hiệu vào. Tạp bằng đo đơn vị dB âm theo khoảng lớn nhất của ADC.
b. Nhiễu.

Nhiễu là những thứ còn lại trong phổ khi loại bỏ phần cơ bản và tất cả
các hài của tín hiệu vào. Nó bao gồm các đại lợng ngẫu nhiên và cả các thành phần
tạp. Nhiễu đợc biểu diễn bởi tỷ số tín hiệu/nhiễu(S/N):
SNR có thể đợc tính toán nhờ thuật toán biến đổi Fourier nhanh FFT:
hieuGiatriRMSn
uatinhieuGiatriRMSc
SNR
=
(11)
Giá trị căn bậc hai tín hiệu đợc tính toán trớc, sau đó tín hiệu và tất cả các
hài của nó đợc loại bỏ ra khỏi số kiệu ra của các FFT. Giá trị căn bậc hai của tổng
các thành phần còn lại đợc tính toán, từ đó sẽ tính đợc SNR.
Một thông số của ADC là tỷ số tín hiệu trên tổng nhiễu và méo SNDR
(Signal to Noice Distortion Ratio):
)( meonhieuGiatriRMS
inhieuGiatriRMSt
SDNR
+
=
(12)
Giá trị này có thể đợc tính dẽ dàng từ kết quả của phép biến đổi FFT trong
một phép kiểm tra sóng hình sin. Tử số là giá trị tín hiệu, mẫu số là tổng của các
phần khác trong phổ. SNDR là hàm của cả biên độ và tần số của tín hiệu vào, do đó
cách biểu diễn tốt nhất là một họ của các đờng đặc tuyến.
c. Các bít hiệu lực.
Gần với SNDR là một thông số các bít hiệu lực. Cũng giống nh SNDR,
các bít hiệu lực biểu diễn méo và nhiễu của bộ chuểyn đổi trong một số đơn duy
nhất. Đây là giải pháp gồm một ADC lý tởng (không có sai số) và một nguồn nhiều
lợng tử tơng đơng với mọi sai số của ADC phải đợc kiểm tra.
Bít hiệu lực E đợc tính toán nh sau:

tuongSaisoRMSly
ucteSaisoRMSth
cannE )2log(
=
(13)
Trong đó:
n là độ phân giải của ADC.
Căn bậc hai của sai số thật là phần còn lại sau khi trừ đi sóng hình sin.
21
Tính toán mạch điện tử Cao học 2001
Căn bậc hai của sai số lý tởng là nhiễu lợng tử.
d.Rung pha (Apecture Jitter).
SNR có thể là hàm của tín hiệu vào. Điều này đặc biệt đúng nếu có độ biến
đổi thời gian trong bộ điều khiển đồng hồ hoặc có mạch lấy mẫu trong ADC. Vấn
đề này thờng liên quan đến rung pha.
Rung pha là điều không logic đối với tín hiệu vào tần số thấp, nhng nó có thể
chuyển thành nhiễu có biên độ lớn, khi đầu vào biến đổi nhanh. Đây là điều gây
khó khăn nhất cho các ADC làm việc tại các tần số rất cao. Để tránh việc dùng các
bộ rung pha đồng hồ từ bên ngoài ADC, các nguồn gây nhiễu tần số thấp cần đợc
sử dụng đối với tín hiệu hình sin.
e. Đáp ứng bậc thang (step response).
Mặc dù SNR, SNDR, bit hiệu lực là các số liệu rất có ích của đặc tuyến
ADC, nhng chúng không cung cấp đầy đủ thông tin để đoán đợc đáp ứng bậc thang
của một ADC , đây chính là hàm của đáp ứng pha và tần số của bộ chuyển đổi tần
số. Sự không phẳng của đặc tuyến ở chế độ tần thấp( đôi khi do ảnh hởng của nhiệt
độ) có thể dẫn tới giải quyết chậm tín hiệu đầu vào bậc. Sự ảnh hởng này kéo dài
vài micro giây hoặc thậm chí vài mili giây. Nói chung, đáp ứng bậc thang đợc chu
ý nhiều trong ứng dụng Ôxylô số của ADC.
Để phân biệt đáp ứng bậc thang, phơng pháp đo đạc trực tiếp đơn giản hơn là
suy luận ra từ nhiều phép đo sóng hình sin tại nhiều tần số khác nhau. Biện pháp

đơn giản nhất là dùng bộ tạo xung để điều khiển bộ chuyển đổi.
f. sai số cân bằng (Metastability Errors).
Sai số này xảy ra trong ADC khi bộ so sánh cố giữ trạng thái cân bằng.
Trạng thái cân bằng là trạng thái ở đầu ra của bộ so sánh không ở mức cao cũng
không ở mức thấp mà ở giữa. Điều này xay ra khi tín hiệu vào bộ so sánh rất gần
với ngỡng, bộ so sánh có đủ thời gian để tạo lại một trạng thái logic khác.
Mặc dù sai số cân bằng đợc trình bày trong phần sai số động nhng thực chất
nó còn xay ra khi tín hiệu vào là một chiều.
Trạng thái cân bằng có thể tạo ra sai số lơn tại đầu ra của ADC, mặc dù
chúng ít khi xay ra. Sai số lớn này là kết quả của mạch logic bị điều khiển bởi bộ so
sánh lặp lại mức xấu một cách khác nhau. Mạch logic này thờng là một phần của
bộ mã hoá, đôi khi sai số tới nửa mức lớn nhất. Trạng thái cần bằng có vẻ xảy ra
nhiều hơn đối với bộ chuyển đổi làm việc tại tần số rất cao, nơi mà có ít thời gian
cho sự tái tạo trạng thái.
10.2. Các ph ơng pháp kiểm tra:
a. Kiểm tra rung pha
Phơng pháp dung nguồn đơn (trong hình) có thể dùng để kiểm tra rung pha.
Sử dụng một nguồn để giảm thiểu đợc ảnh hởng của rung pha trong nguồn đó, do
tín hiệu đồng hồ và tín hiệu vàolà từ một nguồn chung. Một ảnh hởng khác của việc
sử dụng nguồn đơn là việc ADC lấy mẫu trong chu kỳ của tín hiệu vào. Số liệu tại
đầu ra của ADC sẽ đợc lu trữ và đợc xử lý nhờ bộ xử lý trung tâm CPU.
22
Tính toán mạch điện tử Cao học 2001
Lúc đầu bộ trễ đợc điều chỉnh sao cho ADC lấy mẫu tại đỉnh của sóng hình
sin ( chỗ này có tốc độ bằng 0) , việc đo nhiễu đợc thực hiện bằng phơng pháp FFT.
Sau đó, bộ trễ đợc điều chỉnh sao cho ADC lấy mẫu tại gía trị 0 cúaóng sònh sin
(tốc độ xoay lớn nhất). Bằng cách này, rung pha của ADC đợc chuyển thành điện
áp của nhiễu bằng tốc độ xoay chiều của tín hiệu vào. Nếu nhiễu của lần kiểm tra
thứ hai lớn hơn thì có một sự rubg pha đáng kể trong hệ thống.
Hình 18: Sơ đồ khối phơng phát đo kiểm tra rung pha

b.Kiểm tra tần số phách.
Trong các lần trớc, nhiễu thông số của ADC đợc định nghĩa kể cả tỷ số tín
hiệu trrn nhiễu, bít hiệu dụng và méo hài tổng. Đây là các thông số có giá trị của
đặc tuyến ADC nhng nó không chỉ ra bản chất vấn đề, chỉ ra nguyên nhân của vấn
đề và không cho biết làm cách nào để cố định chúng. Việc kiển tra tần số phách đôi
khi giúp ta hiểu rõ đợc vấn đề.
Việc thiết lập kiểm tra là đồng nhất với việc kiểm tra sóng hình sin. Việc
kiểm tra tần số phách đợc thực hiện bằng cách đặt tần số vào tới giá trị hơi cao hơn
tần số đồng hồ fs, nghĩa là cao hơn một giá trị tần số df. Nghĩa là ADC sẽ lấy một
mẫu trong một khoảng tín hiệu vào. Do tần số hơi lớn hơn tần số đồng hồ, nên pha
của mẫu sẽ sơm trớc một chút. Kết quả là mã đầu ra của ADC sẽ tạo lại một sóng
hình sin tần số thấp mà có sự xuất hiện của tần số df. Sóng hình sin với sự không
hoàn hảo của nó có thể biểu diễn giúp phân tích hoạt động của ADC. Một cách
khác để xem xét quá trình xử lý là tín hiệu vào đợc lấy mẫu hiệu quả tại tần số cao,
tơng đơng với fs/df.
23
Bộ tổng hợp tần
số(out)
Bộ tách công suất
IN
ADC
CK
CPU
Bộ
nhớ
đệm
Bộ gây trễ
f
in
f

in
Bộ tạo tín hiệu vào
IN
Bộ lộc
IN
ADC
CK
CPU
Bộ
nhớ
đệm
f
in
f
s
Bộ tạo tín hiệu đồng
hồ ra CK
Bộ tổng hợp tần số,
tạo ra tín hiệu vào và
đồng hồ
Tính toán mạch điện tử Cao học 2001
Hình 19: Phơng pháp kiểm tra tần số phách.
Với giá trị df thấp thì tỷ số sẽ rất lớn. Kết quả là ADC sẽ phát hiện ra các
mẫu của sóng hình sin tần số cao, đôi khi sóng này bị lấy mẫu qua mức rất nặng,
với nhiều mẫu trong mỗi mã. Với cách này có thể phát hiện ra đợc nhiều khoảng tốt
của ADC , những thứ chi tiết này không thấy đợc khi hoạt động bình thờng với mã
0 trên một khoảng thời gian của tín hiệu vào cao tần.
Nếu tần số tín hiệu vào không thể tạo ra đợc tại tần số lấy mẫu (cần phải đặt
tốc độ lấy mẫu tại giá trị cao nhất) thì tần số tín hiệu vào có thể đặt các giá trị
fs/4+df và nguyên tắc tần số phách vẫn có thể áp dụng đợc. Trong trờng hợp này,

chỉ có mẫu thứ t đợc thể hiện. Điều này một lần nữa lại tạo dựng lại sóng hình sin
đơn bị lấy mẫu quá mức. Cũng nh vậy, nếu tạo ra đợc tín hiệu vào cao gấp nhiều
lần giá trị fs, sau đó là giá trị df, thì kỹ thuật kiểm tra tần số phách vẫn có hiệu lực.
11. Xây dựng hệ ghép nối ADC, DAC với máy tính.
Việc thiết kế các mạch DAC, ADC sẽ đơn giản đi nhiều về mạch điện tử nếu
ta sử dụng kỹ thuật ghép nối máy vi tính, vì lúc đó phần mềm với các thanh ghi
trong máy tính sẽ làm nhiệm vụ thay thế cho các thanh ghi, bộ đếm và bộ điều
khiển phức tạp. Trong trờng hợp đó, ta chỉ cần lắp một ADC, DAC với phần cứng
tối thiểu. Hình 20 ở dới là một sơ đồ điển hình của một DAC ghép nối với máy
tính.
ở đây các thanh ghi, bộ điều khiển logic và bộ đếm ngoài không còn cần
thiết nữa. Chính các thanh ghi đệm lối ra (IN/OUT buffer register) của các cổng
vào ra sẽ làm thay nhiệm vụ chúng. Cũng vậy, các thanh ghi vào của máy tính cũng
sẽ làm nhiệm vụ kiểm tra trạng thái lối ra của bộ so sánh COMP để trên cơ sở đó
máy tính sẽ quyết định đặt các số thích hợp cho các thanh ghi trong các nhịp so
sánh
Hình 20.
Ta biết rằng, bộ vi xử lý (CPU) của máy tính liên lạc với các thiết bị bên
ngoài thông qua một số địa chỉ gọi là các cổng vào ra (IN/OUT port). Trong mạch
này, chúng ta sẽ sử dụng cổng máy in để liên lạc giữa máy tính và phần cứng tối
thiểu.
24
n-bit
DAC

Máy vi tính
V
0
+
-

Bộ so sánh
V
r
V
in
Tính toán mạch điện tử Cao học 2001
Cổng in song song LPT1 có một địa chỉ thanh ghi đệm số liệu 8 bit là $378,
một thanh ghi đọc trạng thái là $379, một thanh ghi điều khiển là $37A. Việc đa số
liệu ra hoặc đọc số liệu vào đợc thực hiện dễ dàng bằng ngôn ngữ Pascal nh sau:
Đọc giá trị của cổng vào biến x x:=PORT[ địa chỉ cổng];
Viết cổng PORT[địa chỉ cổng]:=giá trị;
Việc đọc vào hoặc viết ra giá trị tuỳ ý của một vài bit trên các thanh ghi mà
không ảnh hởng tới giá trị của các bit còn lại (thuộc phạm vi khái niệm gọi là xử lý
bit : manupulation of bit) có thể thực hiện nhờ các toán tử logic AND, OR, SHL,
SHR với lu ý rằng trong Pascal, việc thực hiện AND hoặc OR giữa hai số nhị phân
đợc thực hiện với từng bit một tơng ứng.
Do đó, ta đặt bit thứ n lên một bằng các OR giá trị của thanh ghi với 2
n
, đa
bit thứ n xuống 0 bằng cách AND giá trị của thanh ghi với 255-2
n
. Việc kiểm tra
giá trị của thanh ghi thứ n cũng đợc thực hiện bằng phép AND hoặc OR.
Thí dụ:
x:=PORT[$378] OR 32; { đa bit 5 lên 1}
x:=PORT[$378] AND (255-32) {đa bit 5 xuống 0}
if (PORT[$379] AND 32=32) then writeln(bit 5 bang 1);
if (PORT[$379] AND 32=0) then writeln(bit 5 bang 0);
Về mặt vật lý, cổng LPT chuẩn có đầu ra chuẩn 25 chân ở sau máy tính với
sự bố trí các chân nh sau:

Chân1: STROBE
Chân2 đến 9: 8 bit số liệu từ D0-D7
Chân 10: -ACK
Chân 11: -BUSY
Chân 12: -PE
Chân 13: -SLCT
Chân 14: -AUTOFDX
Chân 15: -ERROR
Chân 16: -INIT
Chân 17: -SLCTIN
Chân 18 đến 25: đất GND
Thanh ghi $379 là thanh ghi đọc trạng thái vào, với các bit nh sau:
D7 D6 D5 D4 D3 D2 D1 D0
-BUSY -ACK -PE -SLCT -ERROR - - -
25