BÁO CÁO TIẾN ĐỘ BÀI TẬP LỚN ET4030

BÁO CÁO TIẾN ĐỘ BÀI TẬP LỚN
ET4030

Nhóm :
PHẠM QUANG HUY DT01-K56
ĐỔ VĂN NGỌC DT07-K56
NGUYỄN TRỌNG BẰNG DT08-K56




Hanoi University of Science and Technology

1
10/7/2014
GVHD:
TS. VÕ LÊ CƯỜNG





NỘI DUNG
PHÂN CHIA CÔNG VIỆC
KẾT QUẢ ĐẠT ĐƯỢC
NHIỆM VỤ TUẦN TỚI
THAM KHẢO
10/7/2014
2
1. Phân tích yêu cầu đề tài và tìm hướng giải
quyết

 Phép nhân
A.2
X
*B.2
Y
=(A.B).2
X+Y

Cần : 1 bộ nhân 4 bit
1 bộ cộng 4 bit (có cờ báo tràn)
bit cho xét dấu (A*B) và (X+Y)

10/7/2014
3
1. Phân tích yêu cầu đề tài và tìm hướng giải
quyết
 Phép chia
A.2
X
/(B.2
Y
)=(A/B).2
X-Y

Cần : 1 bộ chia 4 bit
1 bộ trừ 4 bit (có cờ báo tràn)
bit cho xét dấu (A/B) và (X-Y)

10/7/2014
4

1. Phân tích yêu cầu đề tài và tìm hướng giải
quyết
 Phép cộng
- Xét X>Y: và 0<d=X-Y<15
A.2
X
+B.2
Y
=(A . 2
d
+B).2
Y

Cần : 1 bộ cộng
1 bộ trừ 4 bit (có cờ báo tràn)
bit cho xét dấu (A . 2
d
+B).

10/7/2014
5
1. Phân tích yêu cầu đề tài và tìm hướng giải
quyết
 Phép trừ
- Xét X>Y: và 0<d=X-Y<15
A.2
X
-B.2
Y
=(A . 2

d
-B).2
Y

Cần : 1 bộ trừ
1 bộ trừ 4 bit (có cờ báo tràn)
bit cho xét dấu (A . 2
d
-B).

10/7/2014
6
2.PHÂN CHIA CÔNG VIỆC
10/7/2014
7
KẾT QUẢ
GẦN HOÀN THÀNH CÁC MODULE NHỎ
MÔ PHỎNG THÀNH CÔNG 2 MODULE NHỎ TRÊN
KÍT DE2, MODULE PHÉP CHIA ĐANG GẶP VƯỚNG
MẮC DO CLOCK
 KIẾN THỨC VỀ VEROLOG ĐƯỢC CẢI THIỆN
10/7/2014
8
NHIỆM VỤ TUẦN TỚI
TIẾP TỤC TÌM HIỂU VỀ VERILOG HDL
GHÉP NỐI CÁC KHỐI LẠI VỚI NHAU
CHẠY MÔ PHỎNG TRÊN MODELSIM
HOÀN THIỆN PROJECT

10/7/2014

9
THAM KHẢO
 SLIDES TS. VÕ LÊ CƯỜNG
 VERILOG HDL SAMIR PALNITKAR
 DIGITAL SYSTEM DESIGN USING VHDL CHARLES
H.ROTH,JL

10/7/2014
10
THANKS FOR YOUR LISTENING!
10/7/2014
11