nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho hệ thống định vị gnss

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
--------------------------------------Dương Hoàng Hải

NGHIÊN CỨU VÀ THIẾT KẾ KHỐI KHUẾCH ĐẠI TẠP ÂM THẤP
ỨNG DỤNG CHO HỆ THỐNG ĐỊNH VỊ GNSS

Kỹ thuật điện tử

Chuyên ngành :

LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ

NGƯỜI HƯỚNG DẪN KHOA HỌC :
TS. Phạm Nguyễn Thanh Loan

Hà Nội – Năm 2014

i


LỜI CAM ĐOAN
Tôi là Dương Hoàng Hải, học viên cao học chuyên ngành kỹ thuật
điện tử, đại học Bách Khoa Hà Nội, xin cam đoan luận văn này được thực
hiện một cách nghiêm túc, trung thực, tuân thủ đúng các quy định của Nhà
nước và các quy tắc chung của quốc tế về nghiên cứu khoa học kỹ thuật.
Nếu có bất kỳ vi phạm nào, tôi xin hoàn toàn chịu trách nhiệm.

ii

MỤC LỤC
Trang
Trang phụ bìa

i

Lời cam đoan

ii

Danh mục các ký hiệu, các chữ viết tắt

vi

Danh mục các bảng

vii

Danh mục các hình vẽ, đồ thị

viii

MỞ ĐẦU

x

TÓM TẮT LUẬN VĂN

xi

ABSTRACT

xii

Chương 1 – TỔNG QUAN

1

1.1 Tổng quan về GNSS

1

1.1.1 Khái niệm

1

1.1.2 Phân loại

1

1.1.3 Kiến trúc hệ thống

2

1.1.4 Nguyên lý định vị

3

1.1.5 Kiến trúc thực hiện ứng dụng

3

1.2 Tổng quan về công nghệ CMOS

5

1.2.1 Khái niệm

5

1.2.2 Transistor hiệu ứng trường MOSFET

6

a. Cấu tạo

6

b. Ký hiệu

7

c. Nguyên lý hoạt động

8

d. Đặc tuyến

8

e. Mô hình hóa

9

1.2.3 Tụ điện trong công nghệ CMOS

10

a. Cấu tạo

10

b. Nguyên lý hoạt động

11

1.2.4 Cuộn cảm trong công nghệ CMOS

11

a. Cấu tạo

11

b. Nguyên lý hoạt động

12
iii

c. Mô hình hóa

13

1.3 Quy trình thiết kế vi mạch tương tự

13

1.3.1 Sơ đồ khối tổng quát

13

1.3.2 Phân tích yêu cầu và đặc tả thiết kế

14

1.3.3 Thiết kế nguyên lý và mô phỏng

15

1.3.4 Thiết kế vật lý (layout)

15

1.3.5 Kiểm tra DRC

16

1.3.6 Kiểm tra LVS

17

1.3.7 Kiểm tra hiệu ứng ký sinh

18

1.3.8 Sử dụng các công cụ hỗ trợ trong quy trình thiết kế

18

Chương 2 - PHÂN TÍCH VÀ ĐẶC TẢ THIẾT KẾ KHỐI

20

KHUẾCH ĐẠI TẠP ÂM THẤP
2.1 Lý thuyết về khối khuếch đại

20

2.1.1 Vị trí của khối khuếch đại tạp âm thấp

20

2.1.2 Các tham số đặc trưng của khối khuếch đại

20

a. Hệ số khuếch đại

20

b. Hệ số tạp âm

21

b1. Khái niệm về nhiễu

21

b2. Phân loại nhiễu

21

b3. Khái niệm về hệ số tạp âm

22

c. Ma trận tán xạ

23

d. Độ tuyến tính

24

d1. Khái niệm tuyến tính và phi tuyến

24

d2. Ảnh hưởng của hiệu ứng phi tuyến

25

2.2 Yêu cầu thiết kế

26

2.3 Lựa chọn kiến trúc cho vi mạch khuếch đại tạp âm thấp

27

2.3.1 Tầng khuếch đại CS

27

a. Tầng khuếch đại CS tải điện trở

27

b. Tầng khuếch đại CS tải điện cảm

28

c. Tầng khuếch đại CS hồi tiếp bằng điện trở

29

2.3.2 Tầng khuếch đại CG

29
iv


2.3.3 Tầng khuếch đại Cascode

30

Chương 3 - THIẾT KẾ NGUYÊN LÝ VI MẠCH KHUẾCH ĐẠI

33

TẠP ÂM THẤP
3.1 Giải thuật thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp

33

3.2 Lựa chọn độ rộng kênh W của transistor M1

35

3.3 Xác định giá trị điện dung CP để phối hợp trở kháng đầu vào

39

3.4 Xác định giá trị điện dung LG để phối hợp trở kháng đầu vào

42

3.5 Lựa chọn giá trị điện cảm LD và giá trị điện dung C1

44

3.6 Phối hợp trở kháng đầu ra

48

3.7 Kiểm tra lại phối hợp trở kháng đầu vào

54

3.8 Kiểm tra ma trận tán xạ, hệ số khuếch đại, hệ số tạp âm

56

Chương 4 – THIẾT KẾ VẬT LÝ (LAYOUT) VI MẠCH

60

KHUẾCH ĐẠI TẠP ÂM THẤP
4.1 Thiết kế vật lý cho vi mạch khuếch đại tạp âm thấp

60

4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp

64

4.3 Kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp

65

4.4 Giải nén ký sinh và mô phỏng sau layout cho vi mạch khuếch

65

đại tạp âm thấp
KẾT LUẬN

69

TÀI LIỆU THAM KHẢO

70

PHỤ LỤC

v


DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT
CG

Common gate

CMOS

Complementation

Cực cổng chung

Metal

Oxide Công nghệ bán dẫn dựa trên sự

Semiconductor

kết hợp của các transistor hiệu
ứng trường loại N và loại P

CS

Common source

Cực nguồn chung

DRC

Design rule check

Kiểm tra các quy tắc thiết kế

GNSS

Global Navigation Satellite System

Hệ thống vệ tinh định vị toàn cầu

IC

Intergrated circuit

Vi mạch

IF

Intermediate frequency

Trung tần

LNA

Low noise amplifier

Bộ khuếch đại tạp âm thấp

LVS

Layout versus schematic

Kiểm chứng tương đương giữa sơ
đồ layout và sơ đồ nguyên lý

MOSFET Metal oxide semiconductor field- Transistor hiệu ứng trường
effect Transistor
NF

Noise figure

Hệ số tạp âm

NMOS

N-Metal oxide semiconductor

Transistor hiệu ứng trường loại N

PMOS

P-Metal oxide semiconductor

Transistor hiệu ứng trường loại P

RF

Radio frequency

Cao tần

vi


DANH MỤC CÁC BẢNG
Bảng 2.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp ....................... 27
Bảng 3.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp ....................... 34
Bảng 3.2 Bảng kết quả của quá trình thiết kế nguyên lý vi mạch khuếch đại tạp âm
thấp ....................................................................................................................... 59
Bảng 4.1 Bảng thông số cấu tạo vi mạch khuếch đại tạp âm thấp .......................... 67
Bảng 4.2 Bảng thông số hoạt động vi mạch khuếch đại tạp âm thấp ...................... 68

vii

DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ
Hình 1.1 Kiến trúc hệ thống GNSS [1] .................................................................... 2
Hình 1.2 Nguyên lý định vị trong hệ thống GNSS [1]............................................... 3
Hình 1.3 Sơ đồ khối chức năng của vi mạch băng tần cơ bản [2] ............................ 4
Hình 1.4 So sánh các kiến trúc thực hiện ứng dụng GNSS [2] ................................. 5
Hình 1.5 Cấu tạo của MOSFET loại n (NMOS) [3] ................................................. 6
Hình 1.6 Tích hợp NMOS và PMOS trên đế bán dẫn loại p [4] ............................... 7
Hình 1.7 Các ký hiệu của MOSFET [3] ................................................................... 7
Hình 1.8 Đặc tuyến của NMOS đối với hiệu ứng sơ cấp [3] .................................... 8
Hình 1.9 Tụ điện poly - poly [5] ............................................................................ 11
Hình 1.10 Cuộn cảm trong công nghệ CMOS [6] .................................................. 12
Hình 1.11 Các kích thước của cuộn cảm [6] .......................................................... 12
Hình 1.12 Mô hình hóa cuộn cảm trong vi mạch [6] .............................................. 13
Hình 1.13 Quy trình thiết kế và sản xuất vi mạch tương tự .................................... 14
Hình 1.14 Cấu trúc hình học của mặt nạ cho transistor PMOS [5]........................ 16
Hình 1.15 Width, spacing và enclosure [4] ............................................................ 17
Hình 2.1 Sơ đồ mạch thu tín hiệu RF cơ bản [7].................................................... 20
Hình 2.2 Khối khuếch đại tạp âm thấp [6] ............................................................. 23
Hình 2.3 Mạch khuếch đại CS MOSFET [3] .......................................................... 25
Hình 2.4 Tầng khuếch đại CS tải điện trở [6] ........................................................ 27
Hình 2.5 Phối hợp trở kháng tầng khuếch đại CS tải điện trở [6] .......................... 28
Hình 2.6 Tầng khuếch đại CS tải điện cảm [6] ...................................................... 28
Hình 2.7 Tầng khuếch đại CS hồi tiếp điện trở [6] ................................................ 29
Hình 2.8 Tầng khuếch đại CG tải điện cảm [6] ..................................................... 30
Hình 2.9 Tầng khuếch đại Cascode [6] ................................................................. 30
Hình 2.10 Trở kháng đầu vào khi xét đến điện dung Cpad [6] ................................. 31
Hình 2.11 Điện cảm LG bù cộng hưởng [6] ........................................................... 31
Hình 2.12 Sơ đồ mạch tương đương để tính NF[6] ................................................ 32

Hình 3.1 Sơ đồ nguyên lý khởi đầu của vi mạch khuếch đại tạp âm thấp [6] ......... 33
Hình 3.2 Giải thuật tối ưu các tham số của bộ khuếch đại tạp âm thấp LNA ......... 35
Hình 3.3 Sơ đồ phân cực một chiều cho transistor M1 ........................................... 36
Hình 3.4 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 2µm...... 37
Hình 3.5 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 4µm...... 37
Hình 3.6 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 8µm...... 38
Hình 3.7 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 20µm.... 38
Hình 3.8 Đồ thị của tích (CGSgm) tại VG1 = 600mV với độ rộng kênh W = 40µm.... 39
Hình 3.9 Sơ đồ nguyên lý sau khi xác định độ rộng kênh W cho transistor M1 ....... 40
Hình 3.10 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 250fF ........... 41
Hình 3.11 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 200fF ........... 41
Hình 3.12 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 140fF ........... 42
Hình 3.13 Kết quả mô phỏng phần thực trở kháng đầu vào với CP = 137fF ........... 42
Hình 3.14 Kết quả mô phỏng phần ảo trở kháng đầu vào với LG = 50nH .............. 43
Hình 3.15 Kết quả mô phỏng phần ảo trở kháng đầu vào với LG = 51nH .............. 43
Hình 3.16 Kết quả mô phỏng phần ảo trở kháng đầu vào với LG = 50.8nH ........... 44
Hình 3.17 Sơ đồ mạch nguyên lý với điện cảm LD và điện dung C1 trong thư viện
viii


tsmc13rf ................................................................................................................ 45
Hình 3.18 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 1nH; C1 =
10.2pF ................................................................................................................... 46
Hình 3.19 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 5nH; C1 =
2pF ........................................................................................................................ 47
Hình 3.20 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 2*5nH; C1
= 1pF .................................................................................................................... 47
Hình 3.21 Phần thực trở kháng đầu ra khi chưa phối hợp trở kháng ..................... 48
Hình 3.22 Phần ảo trở kháng đầu ra khi chưa phối hợp trở kháng ........................ 49
Hình 3.23 Kết quả tính toán giá trị L2 và C2 để phối hợp trở kháng [8] ................. 49

Hình 3.24 Sơ đồ mạch nguyên lý phối hợp trở kháng đầu ra bằng mạch lọc thông
thấp ....................................................................................................................... 50
Hình 3.25 Phần thực trở kháng đầu ra với L2 = 14.88nH, C2 = 0.441pF ............... 51
Hình 3.26 Phần ảo trở kháng đầu ra với L2 = 15.88nH, C2 = 0.441pF .................. 51
Hình 3.27 Phần thực trở kháng đầu ra với L2 = 12.6nH, C2 = 0.441pF ................. 52
Hình 3.28 Phần ảo trở kháng đầu ra với L2 = 12.6nH, C2 = 0.441pF .................... 53
Hình 3.29 Phần thực trở kháng đầu ra với L2 = 12.6nH, C2 = 0.489pF ................. 53
Hình 3.30 Phần ảo trở kháng đầu ra với L2 = 12.6nH, C2 = 0.489pF .................... 54
Hình 3.31 Phần thực trở kháng đầu vào sau khi đã phối hợp trở kháng đầu ra ..... 54
Hình 3.32 Phần ảo trở kháng đầu vào sau khi đã phối hợp trở kháng đầu ra ........ 55
Hình 3.33 Phần thực trở kháng đầu vào sau khi hiệu chỉnh ................................... 55
Hình 3.34 Phần ảo trở kháng đầu vào sau khi hiệu chỉnh ...................................... 56
Hình 3.35 Các hệ số của ma trận tán xạ thỏa mãn yêu cầu thiết kế ....................... 56
Hình 3.36 Hệ số khuếch đại thỏa mãn yêu cầu thiết kế .......................................... 57
Hình 3.37 Hệ số tạp âm thỏa mãn yêu cầu thiết kế ................................................ 57
Hình 3.38 Sơ đồ nguyên lý vi mạch khuếch đại tạp âm thấp LNA .......................... 58
Hình 3.39 Testbench cho vi mạch khuếch đại tạp âm thấp LNA ............................. 58
Hình 4.1 Ánh xạ linh kiện sang sơ đồ layout của vi mạch khuếch đại tạp âm thấp . 60
Hình 4.2 Sắp xếp các linh kiện trong sơ đồ layout của vi mạch khuếch đại tạp âm
thấp ....................................................................................................................... 61
Hình 4.3 Hiển thị chi tiết các linh kiện trong sơ đồ layout của vi mạch khuếch đại
tạp âm thấp ........................................................................................................... 61
Hình 4.4 Kết nối cực S của transistor với đường dẫn lớp kim loại thứ 2 ................ 62
Hình 4.5 Đường nối nguồn của vi mạch khuếch đại tạp âm thấp LNA ................... 63
Hình 4.6 Đường nối đất của vi mạch khuếch đại tạp âm thấp LNA ........................ 63
Hình 4.7 Gán chân tín hiệu IN của vi mạch trong sơ đồ layout .............................. 63
Hình 4.8 Gán chân tín hiệu OUT của vi mạch trong sơ đồ layout .......................... 63
Hình 4.9 Sơ đồ layout vi mạch khuếch đại tạp âm thấp.......................................... 64
Hình 4.10 Kết quả kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA .......... 64
Hình 4.11 Kết quả kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp ................... 65

Hình 4.12 Kết quả mô phỏng hệ số khuếch đại GP sau khi layout........................... 66
Hình 4.13 Kết quả mô phỏng hệ số tạp âm NFsau khi layout ................................. 66
Hình 4.14 Kết quả mô phỏng ma trận tán xạ sau khi layout ................................... 67

ix


MỞ ĐẦU
Hiện nay, các hệ thống vệ tinh định vị toàn cầu (GNSS) như GPS,
GLONASS, Galilieo và COMPAS đã và đang có những bước phát triển mạnh mẽ
cả về các ứng dụng quân sự và dân sự. Hàng loạt các ứng dụng mới ra đời, hoạt
động dựa trên hệ thống định vị toàn cầu: các ứng dụng định vị trong giao thông, vận
chuyển, tàu thuyền, truyền thông đại chúng, các thiết bị di động. Các ứng dụng này
đòi hỏi độ chính xác cao, tiêu thụ công suất thấp, hoạt động ổn định trong các điều
kiện khác nhau. Bộ thu tín hiệu GNSS cần được thiết kế để đảm bảo các yêu cầu đó.
Trong bộ thu tín hiệu GNSS thì khối khuếch đại tín hiệu là một thành phần
quan trọng, không thể thiếu. Những thách thức đối với khối khuếch đại tín hiệu cho
ứng dụng GNSS là cần phải xử lý tín hiệu có độ suy hao và nhiễu lớn, trong khi
kích thước và công suất tiêu thụ phải nhỏ để đảm bảo khả năng tích hợp. Vì vậy,
việc thiết kế khối khuếch đại tạp âm thấp với hệ số khuếch đại cao, tỷ số tạp âm nhỏ
theo công nghệ vi mạch có vai trò rất quan trọng để giải quyết các thách thức trên.
Đề tài luận văn này nghiên cứu và đưa ra một hướng thiết kế vi mạch khuếch
đại tạp âm thấp ứng dụng cho hệ thống GNSS. Việc thiết kế sẽ hướng đến sự tối ưu
giữa hệ số khuếch đại, hệ số tạp âm, công suất tiêu thụ và diện tích vi mạch thực
hiện khối khuếch đại.
Tôi xin gửi lời cảm ơn chân thành tới TS. Phạm Nguyễn Thanh Loan, các
thầy cô trong viện Điện tử - Viễn thông, cùng toàn thể các cá nhân, tập thể đã giúp
đỡ, đóng góp những ý kiến quý báu và kịp thời để tôi có thể hoàn thành tốt luận văn
này.

x


TÓM TẮT LUẬN VĂN
Trong những năm gần đây, các ứng dụng dựa trên hệ thống định vị toàn cầu
GNSS đang đặt ra những yêu cầu ngày càng cao đối với chất lượng của tín hiệu
định vị. Khối khuếch đại tạp âm thấp trong các kiến trúc cho bộ thu tín hiệu GNSS
đóng một vai trò quyết định đến chất lượng của tín hiệu thu được. Sự phát triển
mạnh của công nghệ vi mạch CMOS đã tạo ra nền tảng thực thi cho các bộ khuếch
đại tạp âm thấp với những ưu điểm vượt trội (khả năng tích hợp nhỏ gọn, tốc độ đáp
ứng cao, công suất tiêu thụ thấp, chất lượng tín hiệu ổn định). Vì vậy, tôi thực hiện
luận văn thạc sỹ "Nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho
hệ thống định vị GNSS" theo công nghệ vi mạch CMOS. Thiết kế này ứng dụng
cho bộ thu GPS ở băng tần L1/E1 tại tần số 1.575 GHz sử dụng công nghệ CMOS
130nm của TSMC.
Luận văn "Nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho
hệ thống định vị GNSS" được chia thành 4 chương:
• Chương 1: Lý thuyết chung
Chương này trình bày tổng quan lý thuyết về hệ thống GNSS, công nghệ
CMOS và quy trình thiết kế vi mạch tương tự
• Chương 2: Phân tích và thiết kế khối khuếch đại tạp âm thấp
Chương này trình bày cơ sở lý thuyết của bộ khuếch đại nói chung và bộ
khuếch đại tạp âm thấp nói riêng, sau đó đưa ra các yêu cầu thiết kế cho khối
khuếch đại tạp âm thấp và đi sâu phân tích để lựa chọn kiến trúc phù hợp cho
khối khuếch đại tạp âm thấp.
• Chương 3: Thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp
Chương này trình bày quá trình tối ưu các tham số trong sơ đồ mạch nguyên
lý của vi mạch khuếch đại tạp âm thấp
• Chương 4: Thiết kế vật lý (layout) vi mạch khuếch đại tạp âm thấp
Chương này trình bày quá trình layout, thực hiện tối ưu sau khi layout để đưa

ra kết quả tốt nhất cho vi mạch khuếch đại tạp âm thấp.
Phần cuối cùng của luận văn đưa ra kết luận về những điều đã đạt được và
chưa đạt được, hướng phát triển tiếp theo của luận văn.

xi


ABSTRACT
In the recent yeas, applications based on GNSS are requiring the positioning
signal with higher and higher quality. The low noise amplifier (LNA) block in GPS
receiver architectures has an essential role to gain high quality signal. The strong
development of CMOS technology has created the implementation platform for low
noise amplifier blocks with many advantages. Therefore, I implement the master
thesis “Research and design low noise amplifier block to apply for GNSS system”
based on CMOS technology. This design is only for application of GPS receiver in
L1/E1 at frequency of 1.575 GHz and using CMOS technology 130nm TSMC.
The thesis contains 4 chapters:
• Chapter 1: General theory
This chapter presents about general theory of GNSS, CMOS technology and
design flow for analog ICs.
• Chapter 2: Analysis and design low noise amplifier block
This chapter presents about basic theory of ampilers and low noise
amplifiers; specifies requirements for low noise amplifier and analyzes to
chose an approciate architecture of low noise amplifier.
• Chapter 3: Schematic design for low noise amplifier IC
This chapter presents about optimizing flow to determine parameters in the
schematic of low noise amplifier IC.
• Chapter 4: Physical design (layout) for low noise amplifier IC
This chapter presents about layout process and post layout optimization to
reach the best result.

In the final part, the conclusions about results and revolution ideas of this
thesis are reported.

xii


Chương 1 TỔNG QUAN
Trong chương đầu tiên, lý thuyết tổng quan về hệ thống GNSS, lý thuyết về
công nghệ CMOS và quy trình thiết kế IC tương tự sẽ được trình bày.
1.1 Tổng quan về hệ thống GNSS
1.1.1 Khái niệm
GNSS là hệ thống vệ tinh cung cấp khả năng định vị toàn cầu. Hệ thống
GNSS cho phép các thiết bị thu tương thích ở bất kỳ địa điểm nào trên Trái Đất có
thể xác định vị trí hiện tại (gồm kinh độ, vĩ độ, độ cao so với mực nước biển) với độ
chính xác cao (sai số chỉ vài met) khi các thiết bị này gửi tín hiệu yêu cầu đến các vệ
tinh. Ngoài ra, GNSS còn cung cấp khả năng đồng bộ thời gian cho các thiết bị thu.
1.1.2 Phân loại
Hiện nay, trên thế giới đang tồn tại nhiều hệ thống GNSS đồng thời với nhau.
Hệ thống GNSS được triển khai sớm nhất là hệ thống GPS của Mỹ, được triển khai
từ năm 1978, hiện nay gồm có 32 vệ tinh hoạt động trên 6 mặt phẳng quỹ đạo. Hệ
thống GLONASS của Nga được đưa vào hoạt động từ năm 1995, sau một thời gian
tạm ngừng, đến năm 2011 đã được tái khởi động với 24 vệ tinh hoạt động trên 3 mặt
phẳng quỹ đạo. Hệ thống GALILEO của Liên minh Châu Âu đang trong giai đoạn
phát triển, dự kiến đưa vào hoạt động đầy đủ vào năm 2014 với 30 vệ tinh hoạt động
trên 3 mặt phẳng quỹ đạo. Ngoài ra còn có các hệ thống COMPASS của Trung Quốc,
IRNSS của Ấn Độ cũng đang trong giai đoạn phát triển.
Dựa trên mục đích sử dụng, các hệ thống GNSS trên có thể phân loại thành 2
nhóm chính: các hệ thống mang tính chất quân sự và các hệ thống mang tính chất dân
dụng. Các hệ thống GPS, GLONASS ban đầu được triển khai chỉ cho các mục đích
quân sự, sau đó được mở rộng sang lĩnh vực dân dụng, tuy nhiên, do mang tính chất

quân sự nên các ứng dụng dân dụng hoàn toàn có thể bị gây nhiễu chủ động khi yêu
cầu quân sự được đặt ra. Hệ thống GALILEO được triển khai với hứa hẹn mang tính
chất dân dụng.
1


1.1.3 Kiến trúc hệ thống
Một hệ thống GNSS được cấu tạo gồm 3 thành phần: thành phần không gian,
thành phần điều khiển và thành phần người sử dụng.

Hình 1.1 Kiến trúc hệ thống GNSS [1]
Thành phần không gian gồm các vệ tinh hoạt động bằng năng lượng mặt trời,
bay trên quỹ đạo. Thành phần này có chức năng phát quảng bá liên tục thông tin về
vị trí và thời gian của vệ tinh đến các bộ thu tương thích; duy trì thời gian tham chiếu
với độ chính xác cao; nhận và lưu trữ các thông tin từ trạm điều khiển mặt đất; thực
hiện hiệu chỉnh quỹ đạo vệ tinh và sai số đồng hồ.
Thành phần điều khiển gồm các trạm mặt đất, có chức năng kiểm soát quỹ đạo
và hiệu chỉnh thông tin của các vệ tinh. Các trạm kiểm soát này bao gồm các trạm
giám sát và một trạm điều khiển trung tâm, và các trạm ăng-ten mặt đất. Các trạm
giám sát hoạt động một cách tự động, nhận tín hiệu liên tục từ những vệ tinh để tính
toán các thông số lịch vệ tinh (bao gồm thời gian và vị trí). Sau đó, các trạm giám sát
gửi các thông tin này đến trạm kiểm soát trung tâm để trạm điều khiển trung tâm hiệu
chỉnh quỹ đạo và sai số đồng hồ và tạo các bản tin dẫn đường mới. Trạm điều khiển
trung tâm sẽ gửi các thông tin này đến các trạm ăng-ten mặt đất, các trạm ăng-ten này
2


sẽ gửi thông tin trực tiếp tới các vệ tinh.
Thành phần người sử dụng bao gồm các bộ thu tương thích, đây là các thiết bị
thụ động, chỉ thực hiện thu tín hiệu vệ tinh mà không phát tín hiệu. Từ tín hiệu thu

được, các thiết bị này sẽ xử lý để tính toán vị trí và thời điểm hiện tại của bộ thu.
1.1.4 Nguyên lý định vị
Trong hệ thống GNSS, việc xác định vị trí của bộ thu được tính toán gián tiếp
dựa trên các thông số về thời gian. Theo đó, mỗi vệ tinh sẽ gửi vị trí của mình và thời
điểm chính xác phát bản tin dẫn đường. Bộ thu nhận tín hiêu từ vệ tinh, xác định vị
trí vệ tinh và thời điểm nhận được bản tin dẫn đường tại bộ thu. Bộ thu sau đó sẽ tính
toán thời gian truyền tín hiệu dựa trên sự chênh lệch giữa thời điểm phát và thu tín
hiệu. Từ đó, sẽ tính toán được khoảng cách từ bộ thu đến vệ tinh phát bản tin. Nếu
thiết bị xác định được khoảng cách đến tối thiểu 4 vệ tinh khác nhau thì sẽ có thể xác
định chính xác vị trí của mình (gồm 3 biến số tọa độ, một biến số thời gian) trên hệ
tọa độ địa lý.

Hình 1.2 Nguyên lý định vị trong hệ thống GNSS [1]
1.1.5 Kiến trúc thực hiện ứng dụng
Các kiến trúc thực hiện ứng dụng GNSS trên bộ thu được phân loại thành 2
3


kiến trúc chính: kiến trúc truyền thống và kiến trúc mềm.
• Kiến trúc truyền thống
Kiến trúc truyền thống thực hiện ứng dụng GNSS bao gồm một ăng-ten, một
bộ xử lý tín hiệu RF và một vi mạch băng tần cơ bản. Bộ xử lý tín hiệu RF có chức
năng chuyển đổi tín hiệu RF sang tín hiệu số trung tần IF. Tín hiệu trung tần IF sau
đó sẽ được tiếp tục xử lý ở vi mạch băng tần cơ bản. Vi mạch băng tần cơ bản thường
bao gồm bộ xử lý ứng dụng, bộ nhớ, các module phần cứng chuyên dụng như truyền
thông (UART, SPI) và xử lý tín hiệu (bộ tương quan, máy thu).

Hình 1.3 Sơ đồ khối chức năng của vi mạch băng tần cơ bản [2]
Mọi hoạt động tiêu thụ năng lượng như thu nhận, hiệu chỉnh tín hiệu, tính toán
khoảng cách từ bộ thu đến vệ tinh, giải điều chế để khôi phục lịch vệ tinh, định vị

đều được thực hiện trên vi mạch băng tần cơ bản. Do đó, kích thước và giá thành
phần cứng của bộ thu bị đẩy cao. Để khắc phục điều này, trong các giải pháp mang
tính thương mại, người ta chuyển một phần hoặc toàn bộ chức năng của phần cứng
sang phần mềm được thực thi trên CPU bên ngoài. Các giải pháp này đưa đến các
kiến trúc mềm thực hiện ứng dụng GNSS.
• Kiến trúc mềm
Trong các kiến trúc mềm thực hiện ứng dụng GNSS, toàn bộ việc xử lý tín
hiệu số sẽ được thực thi trên các bộ xử lý bên ngoài thay cho vi mạch băng tần cơ
bản. Các thiết bị ứng dụng hiện đại (như điện thoại thông minh, máy tính cá nhân,
thiết bị dẫn đường cá nhân) đều có các CPU mạnh và bộ nhớ lớn, do đó kiến trúc
4


mềm thực hiện ứng dụng GNSS rất phù hợp. Hơn nữa, kiến trúc mềm còn cho phép
dễ dàng nâng cấp để tương thích với nhiều hệ thống GNSS. Hình dưới đây thể hiện
sự so sánh giữa kiến trúc truyền thống và kiến trúc mềm thực hiện ứng dụng GNSS
(ở phía ngoài cùng bên phải là kiến trúc truyền thống, ở phía ngoài cùng bên trái là
kiến trúc mềm trong đó chức năng của vi mạch băng tần cơ bản được thay thế hoàn
toàn bởi phần mềm).

Hình 1.4 So sánh các kiến trúc thực hiện ứng dụng GNSS [2]
Có thể thấy rằng, trong cả kiến trúc truyền thống và kiến trúc mềm thực hiện
ứng dụng GNSS thì bộ xử lý tín hiệu RF là một thành phần quan trọng không thể
thiếu. Những thách thức đối với bộ xử lý RF là cần phải xử lý tín hiệu có độ suy hao
và nhiễu lớn. Vì vậy việc thiết kế khối khuếch đại tạp âm thấp có vai trò rất quan
trọng, nhằm giải quyết các thách thức trên.
1.2 Tổng quan về công nghệ CMOS
1.2.1 Khái niệm
CMOS là một công nghệ sản xuất vi mạch điện tử, trong đó sử dụng các
5

transistor hiệu ứng trường NMOS và PMOS là linh kiện điện tử cơ sở của vi mạch và
được chế tạo trên cùng một đế bán dẫn. Ngoài ra, các linh kiện điện tử khác cấu
thành nên vi mạch như tụ điện, cuộn cảm, điện trở cũng được tích hợp trên đế bán
dẫn đó.
1.2.2 Transistor hiệu ứng trường MOSFET
a. Cấu tạo
MOSFET gồm có 2 loại chính là MOSFET loại n (NMOS) và MOSFET loại p
(PMOS). Xét cấu tạo của một NMOS.

Hình 1.5 Cấu tạo của MOSFET loại n (NMOS) [3]
NMOS được cấu tạo bởi:
-

Đế bán dẫn pha tạp loại p nghèo mật độ điện tích

-

2 miền bán dẫn pha tạp loại n giàu mật độ điện tích được nối với 2 cực S và D

-

Lớp oxide cách điện được nối với cực G
PMOS có cấu tạo từ các thành phần bán dẫn được pha tạp ngược lại NMOS:

đế bán dẫn nghèo mật độ điện tích được pha tạp loại n trong khi hai miền bán dẫn
giàu mật độ điện tích được pha tạp loại p.
Trong công nghệ CMOS, NMOS và PMOS sẽ được chế tạo trên cùng một đế
bán dẫn. Thông thường, đế bán dẫn chung là đế bán dẫn loại p. Trên đế bán dẫn loại

p, NMOS sẽ được chế tạo trước. Sau đó, người ta tạo ra các vùng bán dẫn loại n trên
đế bán dẫn đó, các vùng này được gọi là "giếng bán dẫn loại n" (n-well). PMOS sẽ
6


được chế tạo trên các giếng bán dẫn loại n đó.

Hình 1.6 Tích hợp NMOS và PMOS trên đế bán dẫn loại p [4]
b. Ký hiệu

Hình 1.7 Các ký hiệu của MOSFET [3]
(a): MOSFET phân cực DS có phân cực đế
(b): MOSFET phân cực DS không phân cực đế
(c): MOSFET không phân cực DS
Các ký hiệu của NMOS và PMOS được đưa ra trong hình 1.7. Hình 1.7 (a) là
ký hiệu của NMOS và PMOS được phân cực đế (cực B). Trong trường hợp này, cả 4
cực của transistor đều xuất hiện trong ký hiệu. Tuy nhiên, khi phân cực cho NMOS
và PMOS, cực đế B thường được nối chung cùng cực nguồn S, nên cực đế sẽ không
xuất hiện trong ký hiệu như ở hình 1.7 (b). Cả trong hình 1.7 (a) và 1.7 (b), NMOS
và PMOS đều đã được phân cực DS, chiều mũi tên là chiều phân cực. Do PMOS
được phân cực ngược với NMOS nên vị trí của cực D, S của PMOS ngược với vị trí
của cực D, S của NMOS. Hình 1.7 (c) là ký hiệu của NMOS và PMOS chưa được
phân cực D, S. Do chưa được phân cực D, S nên vị trí của cực D, S trong ký hiệu chỉ
mang tính danh nghĩa và giống nhau đối với cả NMOS và PMOS.
7


c. Nguyên lý hoạt động
Xét một NMOS, trong điều kiện bình thường, khi không đặt điện thế vào cực
G, thì miền bán dẫn giữa 2 cực D và S là miền bán dẫn pha tạp loại p, nghèo mật độ

điện tích. Vì vậy, không có dòng điện tích dịch chuyển giữa cực D và cực S, NMOS
không hoạt động. Khi đặt điện thế dương vào cực G, cực G đóng vai trò như một bản
cực của tụ điện, hút các hạt điện tích loại n về phía gần lớp oxide, hình thành nên một
lớp điện tích loại n giữa cực D và cực S. Khi điện thế đặt vào cực G đạt đến một giá
trị ngưỡng là VTH thì lớp điện tích loại n này sẽ được mở rộng chiều dài ra toàn bộ
khoảng cách giữa cực D và cực S, hình thành nên một kênh dẫn, NMOS trở thành
dẫn điện. Cường độ dòng điện ID đi qua cực D sang cực S phụ thuộc cả vào hiệu điện
thế VDS và hiệu điện thế VGS. Với một VGS xác định, khi VDS tăng thì ID tăng do mật
độ hạt mang điện loại n trong kênh dẫn tăng lên, tuy nhiên khi VDS đạt tới một giá trị
tới hạn bằng VGS - VTH thì mật độ điện tích trong kênh dẫn đạt đến giá trị cực đại, ID
trở nên bão hòa.
Nguyên lý hoạt động của PMOS tương tự như NMOS, tuy nhiên hạt dẫn trong
kênh dẫn của PMOS là hạt dẫn loại p và điện thế phân cực đặt vào cực G của PMOS
là điện thế âm.
d. Đặc tuyến
• Hiệu ứng sơ cấp:
Khi chỉ xét đến các hiệu ứng sơ cấp (việc hình thành kênh dẫn khi phân cực
GS) thì NMOS có dạng đặc tuyến như sau:

Hình 1.8 Đặc tuyến của NMOS đối với hiệu ứng sơ cấp [3]
8


Đối với một NMOS, có một giá trị điện áp đặc trưng VTH gọi là điện áp
ngưỡng. Đây là giá trị điện áp tối thiểu cần đặt lên cực G để NMOS dẫn điện.
+ Khi VGS ≤ VTH: ID = 0 với mọi giá trị VDS.
+ Khi VGS> VTH:
ID = K[(VGS - VTH)*VDS - VDS2/2] ; với VDS< VGS - VTH

(1.1)

ID = (K/2)*(VGS - VTH)2 ; với VDS≥ VGS - VTH

(1.2)

K = µn*Cox*(W/L)

(1.3)

Trong đó:
µn là độ linh động của hạt dẫn loại n;
Cox là mật độ điện dung của lớp oxide cực G;
W, L là chiều rộng, chiều dài kênh dẫn của NMOS.
Trong trường hợp công thức (1.1), NMOS ở miền triode. Trong trường hợp
công thức (1.2), NMOS ở miền bão hòa.
Đặc tuyến của PMOS có dạng tương tự như đặc tuyến của NMOS, nhưng các
giá trị cường độ dòng điện và điện áp ngược chiều so với NMOS.
• Hiệu ứng thứ cấp:
+ Hiệu ứng phân cực đế bán dẫn.
Trong các công thức (1.1), (1.2), giá trị VTH được xem là không thay đổi. Thực
tế, giá trị VTH thay đổi theo điện thế đặt vào đế bán dẫn loại p của NMOS:
VTH = VTH0 + γ*(|2φF + VSB|1/2 - 2|φF|1/2)

(1.4)

Trong đó:
VTH0 là giá trị điện áp ngưỡng khi không phân cực đế bán dẫn;
VSB là giá trị điện áp giữa cực S và đế bán dẫn.
+ Hiệu ứng điều biến kênh.
Thực tế, khi ở trong miền bão hòa, độ dài của kênh dẫn sẽ bị thay đổi theo

VDS. Vì vậy, trong miền bão hòa, công thức (1.2) được viết lại thành:
ID = (K/2)*(VGS - VTH)*(1 + λ*VDS)
Trong đó λ là hệ số điều biến kênh.
e. Mô hình hóa
• Mô hình tín hiệu lớn
9

(1.5)


Mô hình tín hiệu lớn sử dụng trực tiếp các công thức (1.1), (1.2), (1.4), (1.5)
để mô tả hoạt động của MOSFET.
• Mô hình tín hiệu nhỏ
+ Miền triode:
MOSFET được xem như là một điện trở giữa 2 cực D, S:
Ron = ∂VDS/∂ID = 1/[K*(VGS - VTH)]

(1.6)

Đối với tín hiệu nhỏ, Ron được xem là không đổi.
+ Miền bão hòa:
MOSFET được xem là một điện dẫn giữa 2 cực G, S:
gm = ∂ID/∂VGS = K(VGS - VTH)

(1.7)

Đối với tín hiệu nhỏ, gm được xem là không đổi.
+ Hiệu ứng phân cực đế:
MOSFET được xem như là mắc thêm một điện dẫn gmb giữa 2 cực B, S:
gmb = ∂ID/∂VBS = gm*η

(1.8)

η = γ/[2*|2φF + VSB|1/2 ]

(1.9)

+ Hiệu ứng điều biến kênh:
MOSFET được xem như là mắc thêm một điện trở ro giữa 2 cực D, S:
ro = ∂VDS/∂ID = 1/[K/2*λ*(VGS - VTH)]

(1.10)

1.2.3 Tụ điện trong công nghệ CMOS
a. Cấu tạo
Trong công nghệ CMOS, tụ điện có thể được chế tạo theo nhiều cách khác
nhau: tụ điện MOS được cấu tạo từ chính các MOSFET; tụ điện poly - poly được cấu
tạo từ các lớp poly; tụ điện kim loại - kim loại được cấu tạo từ các lớp kim loại.
Trong đó, tụ điện poly-poly có thể đạt giá trị điện dung lớn, có độ tuyến tính và hệ số
phẩm chất cao, dễ chế tạo nên thường được sử dụng hơn so với các loại tụ điện khác.

10


Hình 1.9 Tụ điện poly - poly [5]
Tụ điện poly - poly được cấu tạo từ 2 lớp poly đặt song song với nhau, ở giữa
2 lớp poly là oxide silic. Hai lớp poly sẽ đóng vai trò là 2 bản cực của tụ điện, lớp
oxide silic là điện môi của tụ điện.
b. Nguyên lý hoạt động
Xét một tụ điện poly - poly. Trong công nghệ CMOS, độ dày lớp oxide silic

của tụ điện sẽ được chế tạo bằng với độ dày lớp oxide silic của các MOSFET, ký
hiệu là tox. Tương tự như các MOSFET, tụ điện poly - poly sẽ có mật độ điện dung
trên một đơn vị diện tích là:
Cox = εox / tox

(1.11)

Trong đó εox là hằng số điện môi của lớp oxide silic.
Giá trị điện dung của tụ điện được xác định bởi công thức:
C = Cox.A

(1.12)

Trong đó A là phần diện tích đối diện nhau của 2 lớp poly.
Bên cạnh giá trị điện dung mong đợi được xác định bởi công thức trên, tụ điện
poly - poly còn có giá trị điện dung ký sinh là giá trị điện dung của tụ điện ký sinh
được tạo ra bởi lớp poly thứ hai và đế bán dẫn.
1.2.4 Cuộn cảm trong công nghệ CMOS
a. Cấu tạo
Trong công nghệ CMOS, cuộn cảm được chế tạo từ các đường kim loại xoắn
ốc.

11


Hình 1.10 Cuộn cảm trong công nghệ CMOS [6]
Để hạn chế tối đa điện trở và điện dung ký sinh, cuộn cảm được đặt ở lớp kim
loại trên cùng (do lớp kim loại trên cùng có độ dày lớn nhất).
b. Nguyên lý hoạt động
Do hiện tượng cảm ứng điện từ, khi có dòng điện qua đường kim loại xoắn ốc,

sẽ xuất hiện xuất điện động cảm ứng. Đối với cuộn cảm trong hình vẽ ở trên, mỗi
vòng xoắn sẽ có một giá trị điện cảm tương ứng là L1, L2, L3; đồng thời, giữa các
vòng xoắn còn xuất hiện điện cảm tương hỗ M12, M13 và M23. Giá trị điện cảm chung
cho cuộn cảm là tổng các giá trị điện cảm thành phần trên:
L = L1 + L2 + L3 + M12 + M13 + M23

(1.13)

Như vậy, có thể thấy giá trị điện cảm sẽ phụ thuộc vào các kích thước và tổng
số vòng của cuộn cảm. Các kích thước của cuộn cảm gồm có đường kính ngoài Dout,
đường kính trong Din, khoảng cách S giữa 2 vòng kế tiếp nhau và độ rộng W của
đường kim loại.

Hình 1.11 Các kích thước của cuộn cảm [6]
12


Giá trị điện cảm tỷ lệ với số vòng, số vòng càng nhiều thì giá trị điện cảm
càng lớn. Đồng thời khi giảm W cũng sẽ làm tăng giá trị điện cảm. Tuy nhiên, tăng
số vòng cuốn sẽ làm tăng kích thước cuộn cảm trong khi giảm W sẽ làm tăng giá trị
điện trở ký sinh của cuộn cảm. Kích thước và giá trị ký sinh chính là rào cản để đạt
được giá trị điện cảm lớn. Vì vậy, trong thực tế công nghệ, các cuộn cảm được tích
hợp vào vi mạch thường có giá trị điện cảm nhỏ hơn 10nH và hệ số phẩm chất không
cao so với các cuộn cảm đặt bên ngoài vi mạch.
c. Mô hình hóa
Khi tính toán thiết kế, cuộn cảm trong vi mạch được mô hình hóa bởi một
cuộn cảm lý tưởng mắc song song hoặc nối tiếp một điện trở đặc trưng cho giá trị
điện trở ký sinh của cuộn cảm thực tế.

Hình 1.12 Mô hình hóa cuộn cảm trong vi mạch [6]

(a): Mô hình mắc nối tiếp
(b): Mô hình mắc song song
Khi đó, để đặc trưng cho chất lượng cuộn cảm, người ta sử dụng hệ số phẩm
chất Q được định nghĩa bởi công thức:
Q = L1ω/Rs (đối với mô hình mắc nối tiếp)

(1.14)

Q = Rp/(L1ω) (đối với mô hình mắc song song)

(1.15)

1.3 Quy trình thiết kế vi mạch tương tự
1.3.1 Sơ đồ khối tổng quát
Quy trình thiết kế vi mạch khuếch đại tạp âm thấp tuân theo quy trình chung
thiết kế các vi mạch tương tự. Vì vậy, trước khi thiết kế vi mạch khuếch đại tạp âm
13