Luận án tiến sĩ Nghiên cứu thiết kế bộ ADC kiểu thanh ghi xấp xỉ liên tiếp công suất thấp sử dụng vật liệu điện tử hữu cơ (tt)

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

PHẠM THANH HUYỀN

NGHIÊN CỨU THIẾT KẾ BỘ ADC KIỂU THANH GHI
XẤP XỈ LIÊN TIẾP CÔNG SUẤT THẤP SỬ DỤNG
VẬT LIỆU ĐIỆN TỬ HỮU CƠ

Chuyên ngành: Kỹ thuật điện tử
Mã số: 62520203

TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ

HÀ NỘI – 2017


Công trình này được hoàn thành tại
Trường Đại học Bách Khoa Hà Nội

Tập thể hướng dẫn khoa học:
1. TS. Nguyễn Vũ Thắng
2. TS. Phạm Nguyễn Thanh Loan

Phản biện 1:
Phản biện 2:
Phản biện 3:

Luận án được bảo vệ trước Hội đồng đánh giá luận án tiến sĩ cấp trường
họp tại Trường Đại học Bách Khoa Hà Nội

vào hồi . . . giờ, ngày . . . tháng . . . năm 2017

Có thể tìm hiểu luận án tại:

1. Thư viện Tạ Quang Bửu, Trường ĐHBK Hà Nội
2. Thư viện Quốc gia Việt Nam


GIỚI THIỆU LUẬN ÁN

1. Tính cấp thiết của luận án
Xu hướng sử dụng ngày càng rộng rãi các thiết bị di động cầm tay dẫn
đến nhu cầu bắt buộc cho các mạch ADC công suất thấp. ADC công suất
thấp sẽ giúp giảm nhiệt tiêu tán, từ đó cho phép sử dụng các kỹ thuật đóng
gói nhỏ gọn hơn và rẻ tiền hơn. Ngoài ra, ADC công suất thấp tiêu thụ
năng lượng ít nên sẽ kéo dài thời gian sử dụng pin cho các thiết bị điện tử.
Trong các cấu trúc ADC, mạch ADC kiểu thanh ghi xấp xỉ liên tiếp
(Successive Approximation Register Analog to Digital Converter – SAR
ADC ) được sử dụng rộng rãi do thực hiện tốn ít phần cứng và tiêu thụ ít
năng lượng [8,84,113,115].
Bên cạnh đó, trong thời gian gần đây các nghiên cứu và sản phẩm của
điện tử hữu cơ phát triển rất mạnh mẽ do có những tính chất đặc biệt như
mỏng, nhẹ, dễ dàng uốn cong, sản xuất không cần nhiệt độ cao và có thể
in được [12,21,65,88,109]. Tuy nhiên, ở góc độ thiết kế mạch, các nghiên
cứu đã công bố cho thấy vi mạch hữu cơ còn nhiều hạn chế như thiếu mô
hình đặc trưng, hiệu năng thấp, độ ổn định kém, tần số hoạt động thấp
[48,118,125]. Do đó, hướng nghiên cứu thiết kế các vi mạch hữu cơ cần
nhận được nhiều sự quan tâm của giới học thuật.
Xét ở khía cạnh chiến lược phát triển, Chính phủ Việt Nam đã đưa lĩnh
vực thiết kế IC và vật liệu mới vào danh sách các lĩnh vực mũi nhọn ưu tiên

phát triển cho đến năm 2020 [1]. Vì vậy, có thể nói việc phát triển nghiên
cứu IC nói chung và SAR ADC hữu cơ nói riêng là rất cần thiết.
2. Mục tiêu của luận án
Mục tiêu của luận án là nghiên cứu thiết kế vi mạch SAR ADC hữu
cơ công suất thấp từ transistor màng mỏng hữu cơ được mô hình hóa dựa
trên dữ liệu đo đặc tính điện sau khi chế tạo thực tế.
1


3. Nhiệm vụ của luận án
Nhiệm vụ của của luận án là xác định mô hình phù hợp và xác định bộ
thông số cho OTFT kênh P và kênh N dựa trên kết quả đo thực nghiệm.
Các mô hình OTFT này được đưa vào thư viện của công cụ thiết kế chuyên
dụng. Tính đúng đắn của mô hình được chứng minh bằng cách mô phỏng
một số mạch logic và mạch tương tự.
Sau khi có mô hình của linh kiện cơ bản, luận án cần nghiên cứu thiết
kế và mô phỏng mạch SAR ADC công suất thấp.
Cuối cùng, luận án cần đề xuất các giải pháp để giảm thiểu công suất
cho mạch SAR ADC hữu cơ vừa thiết kế.
4. Phương pháp nghiên cứu
Luận án kết hợp nhiều phương pháp để thực hiện mục đích nghiên cứu.
Cụ thể là: Tìm hiểu và phân tích đặc tính điện của transistor màng mỏng
hữu cơ để lựa chọn mô hình phù hợp. Kết hợp với công cụ tìm hàm toán
học và công cụ thiết kế mô phỏng mạch chuyên dụng để việc xây dựng mô
hình được chính xác và nhanh hơn. Khảo sát chi tiết các nghiên cứu trước
để lựa chọn cấu trúc tối ưu phù hợp cho mạch SAR ADC hữu cơ cần thiết
kế. Đánh giá các thông số của mạch sau khi thiết kế để tìm cách cải tiến và
đề xuất cấu trúc tiết kiệm năng lượng nhất nhưng vẫn đảm bảo hiệu năng.
5. Tình hình nghiên cứu trong và ngoài nước
Tính đến hết năm 2016 số lượng nghiên cứu về SAR ADC tăng với tốc

độ rất nhanh và vượt trội so với các nghiên cứu về ADC khác theo dữ liệu
của IEEE [40]. Điều này thể hiện mức độ hấp dẫn của SAR ADC đối với
các nhà nghiên cứu.
Mặc dù có tầm quan trọng rất lớn vì được coi là ngành công nghiệp lõi
nhưng nghiên cứu về IC nói chung và ADC nói riêng tại Việt nam còn ở
mức độ rất khiêm tốn, các nghiên cứu trong nước công bố về ADC còn rất
ít [5,58,74]. Các cơ sở đào tạo chuyên sâu về vi mạch chủ yếu tại TP. Hồ
Chí Minh và tại Hà Nội như trung tâm ICDREC và BKIC. Khối doanh
nghiệp cũng đang có những bước phát triển mạnh mẽ cả về chiều rộng và
chiều sâu như công ty FSoft, tập đoàn FPT; Renesas Việt Nam ...
Điều này có nghĩa là hướng nghiên cứu về xây dựng mô hình cho linh
kiện và thiết kế vi mạch hữu cơ là hướng nghiên cứu mới, cần thiết và có
nhiều cơ hội phát triển.
2


6. Đóng góp của luận án
Kết quả nghiên cứu và đóng góp của luận án được thể hiện ở các điểm
sau: 1) Xây dựng thành công mô hình cho một số loại OTFT, bao gồm
P-OTFT và N-OTFT với vật liệu hữu cơ là pentacene và fullerene trên đế
SOI (Silicon on Insulator ) và P-OTFT với lớp điện môi cực cửa PVC (Poly
(Vinyl Cinnamate)) trên đế dẻo.
Kết quả được công bố trong các công trình: [C1], [C2] và [J4].
2). Thiết kế và mô phỏng thành công mạch SAR ADC hữu cơ kiểu bù
công suất thấp. Các cấu trúc điển hình của mạch ADC được phân tích và
so sánh chi tiết để xác định loại phù hợp với vi mạch hữu cơ. Mạch sau khi
thiết kế được khảo sát kỹ lưỡng để xác định dải giá trị đầu vào và giá trị
tối ưu về công suất thấp mà vẫn đảm bảo hiệu năng.
Kết quả được công bố trong các công trình: [J1], [J2], [J3] và [C4].
3). Đề xuất hai giải pháp giảm thiểu công suất cho mạch. Một là, đề

xuất cấu trúc tiết kiệm năng lượng cho D flip-flop, đó là cấu trúc D-FF
điều khiển hai sườn xung dạng lai, viết tắt là H-DEDFF để nhờ đó giảm
thiểu công suất cho mạch SAR ADC. Hai là, đề xuất sử dụng OTFT điện
áp thấp với chất điện môi cực cửa PVC thay cho SiO2 thông thường.
Kết quả được công bố trong các công trình: [C3] và [J4].
7. Bố cục luận án
Nội dung chính của luận án được chia thành 4 chương. Chương 1 giới
thiệu về các loại ADC và xác định loại ADC phù hợp nhất với tiêu chí công
suất thấp. Chương này cũng giới thiệu về điện tử hữu cơ và những nghiên
cứu tiêu biểu đã công bố về mô hình hóa OTFT và về ADC hữu cơ để từ đó
xác định chi tiết hơn những vấn đề còn tồn tại mà luận án cần giải quyết.
Chương 2 trình bày cấu trúc và đặc tính điện cơ bản của OTFT để từ đó
đề xuất cách thức xây dựng mô hình cho OTFT. Chương 3 trình bày chi
tiết nghiên cứu thiết kế mạch SAR ADC từ linh kiện đã được mô hình hóa
trong Chương 2. Các mạch con đều được chạy thử và kiểm nghiệm riêng
trước khi kết nối với toàn mạch. Chương 4 của luận án tập trung tìm giải
pháp giảm thiểu công suất cho mạch đã thiết kế.
Cuối cùng là phần kết luận chung tóm tắt lại những kết quả, đóng góp
của nghiên cứu sinh trong luận án này cũng như là hướng phát triển trong
tương lai.
3


Chương 1
Tổng quan chung

1.1. Khảo sát các nghiên cứu về ADC
Nguồn dữ liệu sử dụng cho thống kê bao gồm: thống kê của Boris Murmann
từ năm 1997 tới 2016 [69] và thư viện số của IEEE [40].
Hình 1.6 biểu diễn mối quan hệ giữa công suất tiêu thụ P với độ phân

giải hiệu dụng ENOB của các loại ADC.
1.00E+03
1.00E+02
1.00E+01
1.00E+00
1.00E-01

PP (W)
(W)

1.00E-02
1.00E-03

Flash
Pipelined
Sigma-Delta
SAR

1.00E-04
1.00E-05
1.00E-06
1.00E-07
1.00E-08
1.00E-09
1.00E-10
0.0

4.0

8.0

12.0

16.0

20.0

ENOB (bit)
ENOB
(bit)

Hình 1.6: Mối quan hệ giữa công suất tiêu thụ P (W ) và EN OB (bit) của các
loại ADC.

Xét về dải tần số làm việc, hình 1.7 thể hiện mối quan hệ giữa công
suất tiêu thụ P và tần số lấy mẫu fS .
Để đánh giá hiệu suất sử dụng năng lượng, sử dụng biểu đồ trong hình
1.8 để thể hiện mối quan hệ giữa FoM và ENOB. Hình 1.8 chỉ ra dải giá trị
ENOB tăng dần từ flash, SAR, pipelined đến sigma-delta. Vì thông số FoM
càng nhỏ càng tốt nên hình trên cũng cho thấy là loại SAR ADC và sigma4


1.00E+03
1.00E+02
1.00E+01
1.00E+00
1.00E-01

PP(W)
(W)

1.00E-02
1.00E-03

Flash
Pipelined
Sigma-Delta
SAR

1.00E-04
1.00E-05
1.00E-06
1.00E-07
1.00E+03
1.00E-08
1.00E+02
1.00E-09
1.00E+01
1.00E-10
1.00E+00
1.00E+02
1.00E-01

1.00E+05

1.00E+08

1.00E+11

ffSS(Hz)

(Hz)

P (W)

1.00E-02
1.00E-03

Flash

1.00E-04
Hình 1.7: Mối quan
hệ giữa công suất tiêu thụ P Pipelined
(W ) và tần số lấy mẫu
Sigma-Delta

1.00E-05

fS (Hz) của các loại ADC. SAR

1.00E-06
1.00E-07
1.00E-08
1.00E-09

1.00E-10
delta sử dụng năng lượng
hiệu 1.00E+05
quả với1.00E+08
FoM1.00E+11
trong khoảng (1−100 f J/conv)

1.00E+02
ff (Hz)
(Hz)
trong khi hai loại còn lại giá trị này khoảng (100 − 3000 f J/conv).
SS

20.0

ENOB
(bit)
(bit)
ENOB

16.0

12.0
Flash
Pipelined
Sigma-Delta
SAR

8.0

4.0

0.0
1.0E-01

1.0E+01

1.0E+03

1.0E+05

FoM
FoM(fJ/conv)
(fJ/conv)

Hình 1.8: Mối quan hệ giữa EN OB (bit) và F oM (f J/conv) của các loại ADC.

Tóm lại, xét theo khía cạnh tiết kiệm năng lượng thì rõ ràng SAR
ADC là loại ADC có thể đạt mức tiêu thụ năng lượng ít nhất trong khi
tần số lấy mẫu và độ phân giải ở mức trung bình. Vì vậy hiệu suất sử dụng
năng lượng của loại ADC này đạt mức rất cao (thể hiện ở FoM rất thấp).
1.2. Điện tử hữu cơ
Vật liệu hữu cơ là một vật liệu đầy hứa hẹn thay thế cho vật liệu vô cơ
silicon do tính tương thích sinh học tự nhiên, mềm dẻo, siêu mỏng, siêu
nhẹ, chi phí thấp (do vật liệu rẻ, quá trình sản xuất sử dụng nhiệt độ thấp
5


. . . ) và có thể in được [12,30,91,92,99,127]. Những đặc điểm trên cho phép
sản xuất các mạch điện tử hữu cơ có tính linh hoạt rất cao và thậm chí có
thể mặc được, cũng như là có thể dán lên các kiểu bề mặt hay cấy vào cơ
thể sống để thuận tiện cho việc theo dõi và kiểm soát trình trạng sức khỏe.
Ngoài ra, vì đặc tính mềm dẻo và có thể uốn cong với bán kính cực nhỏ
nên người ta còn ứng dụng vật liệu này để sản xuất màn hình cong, tấm
pin mặt trời diện tích lớn và cuộn được hay thẻ nhận dạng vô tuyến RFID
(Radio Frequency Identification) siêu mỏng, xem minh họa trên hình 1.9.
LED chiếu sáng

Điện thoại uốn cong

Điện tử siêu mỏng, siêu nhẹ

Đồng hồ thông minh

RFID

Tấm pin mặt trời

Hình 1.9: Một số ứng dụng của điện tử hữu cơ [114].

Tuy nhiên, sản phẩm điện tử hữu cơ hiện nay vẫn còn đang tồn tại
những hạn chế như tuổi thọ ngắn [27,57], độ linh động của điện tử và
lỗ trống trong các loại vật liệu hữu cơ còn khá thấp, xấp xỉ 1 cm2 /V s
[12,16,89], điện áp làm việc cao do điện áp ngưỡng lớn [2,18,124] và diện
tích lớn [17,22,93].
Tóm lại, điện tử hữu cơ là xu hướng phát triển mới với nhiều lợi thế
vượt trội mà điện tử vô cơ không có được nhưng kết quả nghiên cứu vẫn
còn hạn chế và chưa đầy đủ nên rất cần những nghiên cứu chuyên sâu.
1.3. Các nghiên cứu thiết kế mạch tích hợp hữu cơ
Tùy thuộc vào điều kiện về công nghệ mà lưu đồ của quá trình thiết kế
mạch tích hợp có thể rất khác nhau. Việc thiết kế vi mạch vô cơ phần lớn
6


hiện nay được thực hiện ở giai đoạn sử dụng thư viện tại các nút công nghệ
đã được hoàn thiện và đi vào sản xuất đại trà trong khi mạch hữu cơ đang
ở giai đoạn phát triển. Vì vậy, với mạch hữu cơ, một lượng lớn các mạch

được thực hiện theo cách sản xuất trực tiếp [36,41,50] trong khi bắt đầu
xuất hiện các nghiên cứu thực hiện mô hình hóa để thiết kế và mô phỏng
trước khi sản xuất [54,61] và hiện nay chưa có thư viện nào gắn với sản
xuất được công bố..
Trong luận án này, tác giả đặt ra mục tiêu thiết kế mạch SAR ADC
công suất thấp từ cả p- và n-OTFT sau khi được mô hình hóa với cả hai
loại đường đặc tuyến truyền đạt và đặc tuyến ra của các OTFT sản xuất
mẫu. Quá trình trên được thể hiện thành các công đoạn như thể hiện trong
hình 1.17.

S

D

Sản xuất và đo
thông số

IDS (A)

IDS (A)

G

VGS (V)

Hàm truyền đạt và
họ đặc tuyến ra

VDS (V)

Mô hình hóa
P- và N-OTFT
sử dụng OPDK

Thiết kế và
mô phỏng mạch
SAR ADC
sử dụng OPDK
Tối ưu hóa

*
Thiết kế layout và
chế tạo thật

*: Hình mang tính minh họa, nguồn Internet.
Hình 1.17: Các nội dung chính thực hiện trong luận án.

7


Chương 2
Xây dựng mô hình cho transistor màng mỏng hữu cơ

2.1. Giới thiệu OTFT
Các đặc tính điện của OTFT thể hiện trong các vùng hoạt động có rất
nhiều điểm chung với transistor hiệu ứng trường thông thường [57,73,124].
1E-5

VDS = - 4 V

1E-6

VDS

1E-8
1E-9

1E-11

-3

(c)

VGS = -4 V

-8

1E-7

1E-10

(a)

-10

ID (A)

VGS

ID (A)

ID

(b)
-2

-1

VGS (V)

0

-6

VGS = -3.5 V

-4

VGS = -3 V

-2

VGS = -2.5 V

0
-2.0

-1.5

-1.0

-0.5

0.0

VDS (V)

I

D
Hình 2.3: (a) Điện áp đặt lên các cực của P-OTFT và
VGSdòng tương ứng. Một ví
dụ về (b) Đặc tuyến truyền đạt và (c) Họ đặc tuyến đầu ra của một p-OTFT.

VDS

Với OTFT, khi điện áp trên các cực được đưa vào như ký hiệu trong
hình 2.1 thì dòng điện cực máng được đơn giản hóa theo [25,51,73,112] như
sau:
sfds
70
+ Khi điện áp cực máng VDS < (VGS − Vth ), OTFT hoạt động ở vùng
tuyến tính với giá trị dòng cực máng theo biểu thức:
ID =

V2
εr ε0 W
×
× µ × [(VGS − Vth ) × VDS − DS ].
tox

L
2

+ Khi điện áp cực máng VDS > (VGS − Vth ), OTFT ở trạng thái dẫn
bão hòa, dòng cực máng là dòng bão hòa được tính theo biểu thức:
ID =

1 εr ε0 W
×
×
× µ × (VGS − Vth )2 ,
2
tox
L
8


với µ là độ linh động của hạt dẫn, W, L là chiều rộng và chiều dài của
kênh dẫn, Vth là điện áp ngưỡng, ε0 là hằng số điện môi chân không, εr và
tox là hằng số điện môi và độ dày của lớp cách điện làm cực cửa.
2.2. Đề xuất cách thức mô hình hóa OTFT
Transistor màng mỏng hữu cơ hiện chưa có mô hình đặc trưng chuẩn chủ
yếu do cấu trúc của OTFT đa dạng và loại vật liệu hữu cơ phong phú. Việc
xây dựng mô hình cho các linh kiện cơ bản là cần thiết vì đó là cơ sở để
thực hiện việc thiết kế hay mô phỏng mạch.
Xét về hình thức, các mô hình được tạo ra bằng cách chỉ sử dụng toán
học để tìm ra hàm số đặc trưng của đường cong dữ liệu cho sai số nhỏ
nhưng ý nghĩa về việc sử dụng mô hình cho thiết kế là không có. Ngoài ra,
có nghiên cứu chỉ dùng dữ liệu của đặc tuyến truyền đạt hoặc đặc tuyến
đầu ra. Khi đó đặc tính điện của linh kiện không được thể hiện đầy đủ.

Vì các hạn chế của các mô hình đã có [20,54,67,122], luận án đề xuất cách
thức mô hình hóa trên cả hai loại đường đặc tuyến, sử dụng công cụ tìm
hàm toán học và công cụ hỗ trợ thiết kế mạch chuyên dụng để chứng tỏ
mô hình đạt được thực sự đặc trưng cho linh kiện và có thể sử dụng để
thiết kế mạch. Các bước xác định thông số của mô hình cho OTFT được
thể hiện như trong hình 2.7.
2.3. Mô hình hóa cho P-OTFT pentacene và N-OTFT fullerene
trên đế SOI
Hình 2.8 mô tả cấu trúc và ký hiệu của hai loại transistor được tạo ra. Trên
wafer bố trí 6 dãy 12 OTFT có thông số vật lý thiết kế như nhau, trong đó
4 dãy OTFT loại P pentacene và 2 dãy OTFT loại N fullerene.
Sau khi chế tạo, các transistor này được xác định đặc tuyến bằng thiết
bị đo lường chuyên dụng Keithley 4200 trong buồng tối để được bộ dữ liệu
thực nghiệm dùng làm căn cứ để mô hình hóa OTFT. Quá trình thiết lập
hệ đo được trình bày chi tiết trong Phụ lục 1.

9


Trích xuất thông số vật lý:
L, W, tox, EPS, EPSi …

Họ đặc tuyến ra

Đặc tuyến truyền đạt

Sử dụng OriginPro để xác định:
, α, m, Vaa …

Xác định: µ, Vth

Sử dụng OPDK để xác định:
VFB, VDSL, def0, VGSL …

So sánh kết quả mô phỏng và
giá trị đo thực nghiệm

Không

Có khớp không ?
Có
Mô hình OTFT

Hình
2.7:OFETs
Các bước
Layout, wafer
và ký hiệu

S/D

S/D

mô hình hóa OTFT.

SiO2

VDD
G

4 dãy P-OTFT

VDD
out

in
Fullerene

Pentacene

in

out

GND

2 dãy N-OTFT

Hình 2.8: Cấu trúc của OTFT, ký hiệu trong OPDK và wafer chế tạo các
ICDV 2014

GND

45
OTFT.

Quá trình xác định các thông số của mô hình được thực hiện theo cách
thức đã trình bày ở phần 2.2. Hình 2.11 và 2.12 thể hiện kết quả so sánh
giữa kết quả đạt được của luận án với một số nghiên cứu khác. Phần lớn
đường mô phỏng trong nghiên cứu này nằm trong biên sai số 10 % của

10


đường truyền đạt và 3 % của đường đặc tuyến ra. Trong khi đó, kết quả
trong nghiên cứu của Marinov, Li và Torricelli chưa thật sự tốt. Cụ thể là
trên đường đặc tuyến ra, sai số tại các đoạn đánh dấu khoảng (4 − 10 %)
còn trên đặc tuyến truyền đạt, đoạn thể hiện dòng điện rò hoàn toàn chưa
liên quan tới giá trị thực nghiệm.

-4

10

-5

10

-6

10

-7

10

-8

10

-9

|ID| (A)

10

-2

Khoảng
sai số 10%

-4

10

-5

10

-6

10

-7

10

-8

10

-9

0

2

4
6
VGS (V)

8

40
20
0

10

-8

-6

-4
-2
VGS (V)

Khoảng
sai số 3%

0

2

4

6

8

10

VDS (V)
Khoảng
sai số 10%

VDS = - 4 V

VGS= 8 V

30
10

-10

-10

VGS= 10 V

50

-10

10

10

60

VDS = 4 V

ID (A)

10

-ID (A)

|ID| (A)

H

0

2

6 VGS=-10 V
5
4
3
2 VGS=-8 V
1

0
-10
-8

Khoảng
sai số 3%

-6
-4
VDS (V)

-2

0
79

Hình 2.11: Đặc tuyến truyền đạt (trái) và đặc tuyến đầu ra (phải) theo các
nghiên cứu (từ trên xuống dưới) của Marinov và các cộng sự [20,48,67], Li và
các cộng sự [48,61] và nghiên cứu này có bổ sung thêm sai số tại các điểm đo
thực nghiệm.

11


-4

10

-5

10

-6

10

-7

10

-8

10

-9

10

60

VDS = 4 V

Khoảng
sai số 10%

-10

-2

0

2

VGS= 10 V

50

ID (A)

|ID| (A)

10

4
6
VGS (V)

8

40

VGS= 8 V

30
20

Khoảng
sai số 3%

10

0

10

0

2

4

6

8

10

VDS (V)

ok

-4
Hình 2.12: Đặc
tuyến truyền đạt (trái) và đặcV tuyến
đầu ra (phải) theo nghiên
10
=-10 V

Khoảng

6

-5

VDS = - 4 V

10

-7

sai số tại các điểm đo thực 4nghiệm (dưới).

10

-8

GS

Khoảng

10

-ID (A)

|ID| (A)

số 10%
số 3%
10
cứu của Torricelli
và các cộng sự sai[107]

(trên) 5và nghiên cứu nàysaicó
bổ sung thêm
-6

3
2 VGS=-8 V
-9
10
1
kết quả
mô
phỏng
bám
sát
kết
quả
thực nghiệm cho thấy các thông
-10
0
10
-10 -8
-6
-4
-2
0
2
-10
-8
-6
-2

0
mô hình mà luận
án đã được chọn có tính
đồng-4thuận
cao
với linh
VGS (V)
VDS (V)

Việc
số trong
79
kiện thực tế.
Kết quả khảo sát đặc tuyến tần số của các mô hình OTFT chỉ ra rằng
tần số cắt của linh kiện đạt giá trị 10, 8 kHz và 40, 1 kHz tương ứng với
transistor loại P và loại N, ở độ rộng kênh dẫn W = 2 mm và chiều dài
kênh dẫn L = 50 µm. Như vậy các linh kiện này có thể được sử dụng để
thiết kế mạch tích hợp xử lý tín hiệu trong dải tần số từ kHz trở xuống
như tín hiệu điện sinh [81,89,94].
Sau khi được mô hình hóa, các transistor được sử dụng để thiết kế một
số vi mạch hữu cơ kiểu bù như mạch cổng truyền dẫn, mạch đảo, mạch
NOR, mạch NAND, D flip-flop và mạch so sánh. Các mạch đều hoạt động
theo đúng chức năng trong lý thuyết.

12


Chương 3
Nghiên cứu thiết kế mạch SAR ADC hữu cơ

3.1. Mục tiêu thiết kế và sơ đồ khối
Như đã phân tích ở chương 1, xét ở khía cạnh tiêu thụ công suất thì mạch
SAR ADC là hiệu quả nhất trong các loại ADC. Bên cạnh đó, OTFT sử
dụng vật liệu hữu cơ pentacene và fullerene trên đế SOI đã được mô hình
hóa thành công và chứng minh là phù hợp với tần số điện sinh như đã trình
bày trong Chương 2 cũng như có thể dùng để thiết kế mạch tích hợp hữu
cơ như đã thử nghiệm với nhiều mạch. Do vậy, kết hợp các điều kiện trên
để thiết kế mạch SAR ADC theo như đề xuất ở Chương 1 là hoàn toàn có
tính khả thi. Cụ thể là mạch SAR ADC dự kiến thực hiện có đặc tính là
được thiết kế kiểu bù, tức là sử dụng cả hai loại p- và n-OTFT; mạch có
cấu trúc kiểu cơ bản công suất thấp và có thể ứng dụng trong lĩnh vực điện
tử y sinh.
Sơ đồ SAR ADC cơ bản có nhược điểm lớn là dễ bị ảnh hưởng bởi nhiễu
nguồn đầu vào hay nhiễu biến đổi đồng pha. Vì vậy, để loại trừ các loại
nhiễu này, tác giả sử dụng sơ đồ kiểu hai đầu vào vi sai [37] như mô tả
trong hình 3.3.
Với sơ đồ khối như ở hình 3.3, mạch có khả năng loại bỏ nhiễu đầu vào
đồng pha, triệt tiêu hài bậc cao và đặc biệt là nhân đôi dải điện áp đầu
vào. Tuy nhiên, sơ đồ mạch này có nhược điểm là dùng tới hai mạch đầu
vào có nhiệm vụ lấy mẫu và giữ mẫu và hai bộ DAC nên công suất sẽ tiêu
hao nhiều hơn và mạch cũng chiếm diện tích lớn hơn.
Để hạn chế sự gia tăng công suất và diện tích của việc sử dụng hai mạch
DAC, mạch này được thiết kế kiểu điện dung (Capacitive DAC – CDAC )
13


clk1

clk5
....

vref

C-DAC1
vin

vip

v-

Bstr1

v+

Bstr2

clk6

-

outn

+

outp

D-FF1
B1
B2

B6

....

SAR
logic

Dout
register

....
clk1

....

clk

....

C-DAC2

vref
clk1

clk5
bit1

clk6

bit6

Hình 3.3: Sơ đồ khối của SAR ADC vi sai [37].

[63,113]. Khi này tổng giá trị điện dung sử dụng trong mỗi mạch DAC là
2N × C0 với C0 là tụ điện đơn vị trong mạch. Các giá trị điện dung của các
tụ tương ứng là C1 = C0 , Ci+1 = 2 × Ci . Ví dụ, với loại 6 bit thì khối DAC
có tụ lớn nhất là 32 × C0 và tổng giá trị điện dung toàn khối là 64 × C0 .
Thuật toán điều khiển của SAR cơ bản ở hình 3.1 được cải tiến trở
thành thuật toán chuyển mạch tụ đơn điệu (monotonic capacitor switching
58mô tả ở hình 3.4, theo [63]. Từ lưu đồ nhận thấy ngay là
procedure) như
mạch chuyển đổi sự chênh lệch giữa hai đầu vào chứ không phải từng đầu
vào riêng biệt. Nghĩa là, với thuật toán này, tại thời điểm bắt đầu quá trình
chuyển đổi, giá trị MSB được xác định bằng cách so sánh trực tiếp vip và
vin mà không cần chuyển mạch nào. bit MSB mang giá trị 1 khi điện áp
đầu vào cửa thuận lớn hơn điện áp đầu vào cửa đảo của bộ so sánh và
ngược lại. Các bit tiếp theo được so sánh giữa các giá trị đầu vào và giá trị
đầu ra DAC như bình thường. Như vậy, giá trị điện dung của toàn mạch
giảm 50% so với mạch CDAC cơ bản, nghĩa là bằng 2N −1 × C0 .

14


Hình 3.4: Lưu đồ thuật toán của SAR ADC vi sai kiểu chuyển mạch tụ đơn
điệu [63].

* Thông số thiết kế của mạch SAR ADC
Từ những phân tích ở trên, mạch SAR ADC hữu cơ được thiết kế với các
thông số được đặt ra như trong bảng tóm tắt 3.1.
Bảng 3.1: Các thông số đầu vào của mạch SAR ADC

Giá trị

Thông số

Kiểu điện dung

Cấu trúc
Nguồn cung cấp vdd

10 V

Độ phân giải

6 bit

Tần số lấy mẫu fS

2 kHz

Điện áp tham chiếu vref

6, 4 V

Tần số tín hiệu đầu vào

10 Hz
1 pF

Tụ đơn vị

15

3.2. Kết quả mô phỏng mạch SAR ADC
Phân tích tín hiệu tương tự được tái tạo lại từ đầu ra số nhờ bộ DAC lý
tưởng có cùng độ phân giải để trích xuất ra các tham số như ENOB, SNDR,
THD .... Phổ tín hiệu này được phân tích theo phương pháp Fourier nhanh
và lấy 5 thành phần hài, trong khoảng thời gian lấy 2048 mẫu, tương ứng
với thời gian mô phỏng là 512 ms. Dạng phổ của tín hiệu này được thể hiện
trong hình 3.18.

ENOB = 5.05 bit
SNR = 32.17 dB
THD = -38.40

Hình 3.19: Phổ tín hiệu tương tự tái tạo lại từ dãy bit đầu ra của mạch SAR
ADC.

Kết quả của nghiên cứu này hoàn toàn có thể so sánh với một số nghiên
cứu khác [2,66,82]. Các giá trị đạt được cho thấy mạch SAR ADC trong
luận án sử dụng tần số lấy mẫu cao nhất là 2 kHz, công suất tiêu thụ của
mạch đạt 883, 7 µW trong khi ENOB khá tốt là 5, 05 bit. Vì vậy, FoM đạt
giá trị nhỏ nhất là 13, 3 nJ/conv, thấp hơn 8, 7 lần so với kết quả tốt nhất
trước đó của Marien và các cộng sự [66].
Hầu hết tín hiệu sinh học đều dưới 1 kHz [81,89,94], vì vậy transistor
hữu cơ màng mỏng với tần số cắt thường trên 10 kHz [29,83] hoàn toàn
có thể được sử dụng để tạo ra mạch tích hợp hữu cơ để quan trắc tín hiệu
điện sinh. Trong nghiên cứu này tần số cắt của các linh kiện p- và n-OTFT
16

lần lượt là 10, 8 kHz và 40, 1 kHz và mạch SAR ADC cũng hoạt động tốt ở
tần số lấy mẫu 2 kHz với ENOB đạt 5, 05 bit, tần số tín hiệu vào là 10 Hz.
Do đó có thể thấy về mặt tần số và độ phân giải thì ADC vừa được thiết
kế hoàn toàn có thể ứng dụng trong cảm biến điện tim hoặc điện não.
3.3. Đánh giá ảnh hưởng của tham số đầu vào đối với mạch
Các mạch điện tử đều có chất lượng phụ thuộc vào các tham số đầu vào
dù ít hay nhiều. Vì ADC là mạch phức tạp có chứa cả mạch xử lý tín hiệu
tương tự và mạch xử lý tín hiệu số nên ảnh hưởng này chắc chắn đáng kể
và cần được đánh giá thích đáng. Các tham số đầu vào cụ thể ở đây là
nguồn điện áp cung cấp, tần số lấy mẫu và tần số tín hiệu vào. Kết quả
của việc đánh giá này sẽ giúp việc đề xuất ứng dụng của mạch có tính sát
thực. Tiêu chí lựa chọn giá trị tối ưu lần lượt là công suất tiêu thụ càng ít
càng tốt, ENOB càng lớn càng tốt, SFDR càng cao càng tốt, THD và FoM
càng nhỏ càng tốt.
3.3.1. Ảnh hưởng của nguồn điện áp cung cấp
Căn cứ vào các đường đặc tính điện của linh kiện OTFT dùng để thiết kế
mạch mà đã trình bày ở chương 2, giá trị điện áp nguồn cung cấp vdd cho
mạch được lựa chọn để chạy thử là từ 5 − 20 V . Các giá trị đầu vào khác
vẫn được chọn như ở bảng 3.1.
Kết quả mô phỏng mạch được thống kê trong bảng 3.3.
Bảng 3.3: Kết quả mô phỏng với các giá trị nguồn cung cấp điện áp khác
nhau.

Thông số

vdd (V )
10

12, 5

15

P (µW )

883, 7

1420, 4

2184

EN OB (bit)

5, 05

4, 74

3, 72

SF DR (dB)

38, 8

40

4, 17

T HD (dB)

−35, 02

−32, 34

−32, 6

13, 3

26, 6

82, 9

F oM (nJ/conv)

17

5; 7, 5; 20

không
thành công


Khi dùng nguồn có giá trị lớn hơn công suất tiêu thụ tăng khá nhanh
trong khi các thông số đánh giá chất lượng lại giảm. Do đó, tác giả lựa
chọn nguồn cung cấp điện áp cho mạch là nguồn 10 V .
3.3.2. Ảnh hưởng của tần số lấy mẫu
Vì các giá trị thử nghiệm khá nhiều nên để tiện quan sát, tác giả trình
bày việc so sánh các thông số dưới dạng biểu đồ thay cho dạng bảng như ở
phần trên. Các thông số ENOB, SFDR, P , THD và FoM trong miền tần
số được biểu diễn trên hình 3.21.

Hình 3.21: Mối quan hệ giữa (a) ENOB-fS -P , (b) SFDR-fS -P , (c) THD-fS

và (d) FoM-fS .

Như vậy tần số lấy mẫu tối ưu của fS là tại 1 kHz.
3.3.3. Ảnh hưởng của tần số tín hiệu vào
Sau khi chọn được tần số lấy mẫu tối ưu, giá trị fS = 1 kHz được giữ cố
định, mạch được thiết lập để đánh giá tần số tín hiệu đầu vào fin tại các
giá trị (1 − 500 Hz). Giá trị lớn nhất là 500 Hz vì nó tương ứng với tần số
18


lấy mẫu Nyquyst 1000 Hz.
Kết quả mô phỏng được xác định và thể hiện trong hình 3.22.

Hình 3.22: Mối quan hệ giữa (a) ENOB-fin -P , (b) SFDR-fin -P , (c) THD-fin
và (d) FoM-fin .

Các kết quả trên cho thấy tần số đầu vào tối ưu chính là tại 10 Hz vì
khi đó mạch có ENOB và SFDR lớn hơn trong khi THD, FoM và P thấp
hơn tại các tần số khác.
Tóm lại, các kết quả khảo sát trên cho thấy mạch hoạt động tiết kiệm
năng lượng nhất nhưng có chất lượng đảm bảo tại vdd = 10 V, fS = 1 kHz
và fin = 10 Hz. Khi đó P , ENOB và FoM lần lượt đạt giá trị tại 443, 4 µW ;
4, 83 bit và 15, 6 nJ/conv.

19


Chương 4
Đề xuất giải pháp giảm thiểu công suất cho SAR ADC
hữu cơ

4.1. Các giải pháp giảm công suất cho vi mạch hữu cơ
Các giải pháp để giảm công suất cho vi mạch hữu cơ có thể được chia thành
4 loại như sau:
+ Giải pháp 1: Tối ưu hóa các khối mạch.
+ Giải pháp 2: Lựa chọn linh kiện điện áp thấp.
+ Giải pháp 3: Tối ưu hóa layout của toàn mạch.
+ Giải pháp 4: Cải tiến thuật toán điều khiển của khối logic.
Trong đó giải pháp 1 và 2 là giải pháp mà tác giả luận án này hướng
đến mang tính khả thi nhất với điều kiện làm việc của tác giả.
4.2. Đề xuất cấu trúc cho mạch D-FF
Mạch D-FF có hai loại khi phân chia theo cách hoạt động với xung nhịp.
Đó là: + SEDFF (Single-Edge triggered D Flip-flop). Đây là loại D-FF xác
định trạng thái đầu ra tại thời điểm xung nhịp chuyển trạng thái từ cao
xuống thấp hoặc từ thấp lên cao.
+ DEDFF (Double-Edge triggered D Flip-flop). Đây là loại D-FF xác
định trạng thái của đầu ra tại thời điểm xung nhịp chuyển trạng thái, tức
là ở cả hai sườn của xung nhịp.
D-FF dùng trong chương 3 của luận án này chính là SEDFF, vì vậy
phần tiếp theo luận án là tìm giải pháp theo hướng sử dụng DEDFF để

20


giảm 1/2 tần số làm việc của xung nhịp mà vẫn đảm bảo hoạt động của
mạch SAR ADC giống như sử dụng SEDFF.
Cấu trúc DEDFF cơ sở được xây dựng từ SEDFF cơ sở với các TG và
cổng logic, gọi là cấu trúc (1). Cấu trúc (2) và (3) là các cấu trúc mà các
TG được thay hết bằng một loại N-OTFT hoặc P-OTFT. Cấu trúc (4) và
(5) là loại sử dụng transistor đơn và MUX được tạo ra từ TG.

Tóm lại, dưới góc độ tiết kiệm năng lượng, cấu trúc mạch DEDFF
được lựa chọn là cấu trúc (4) như biểu diễn trong hình 4.5. Cấu trúc này
lai ghép giữa cấu trúc sử dụng toàn khóa điện tử và cấu trúc sử dụng toàn
TG nên từ đây về sau sẽ gọi là H-DEDFF (Hybrid DEDFF – DEDFF lai ).

Hình 4.5: Cấu trúc (4) với các khóa điện tử loại N-OTFT và MUX dạng TG.

Kết quả mô phỏng mạch SAR ADC sử dụng H-DEDFF và thảo
luận
Toàn bộ mạch SEDFF trong SAR ADC đã thiết kế ở Chương 3 được thay
thế bởi mạch H-DEDFF và thiết lập điều kiện mô phỏng như với điều kiện
đầu vào thiết lập như trong bảng 3.1. Kết quả mô phỏng cho thấy các
thông số chính mà mạch đạt được khi đó là ENOB, THD, P và FoM lần
lượt bằng 4, 75 bit; −35, 16 dB; 312, 6 µW và 11, 6 nJ/conv.
Hình 4.12 biểu diễn kết quả đạt được của nghiên cứu này so với các
nghiên cứu khác dưới dạng biểu đồ.
Như vậy, với việc thay D-FF từ kiểu SEDFF thành loại H-DEDFF đã
làm tăng hiệu năng của mạch xét ở khía cạnh tiết kiệm công suất. Lúc này
mạch tiêu thụ 312, 6 µW , tức là giảm hơn 27 % so với 443, 4 µW trong thiết
21


2000

(a)

6

ENOB (bit)

fS (Hz)

(b)

5

1500
1000

4
3
2

500

1
0

0
1

2

3

4

5

6

7

8

1

4

5

6

~

(c)

7

8

(d)

150
FoM (nJ/conv)

1200
P (W)

3

16642.3

200

1500

900
600
300
0

2

100
50
0

1

2

3

4

5

6

7

8

1

Vị trí: 1: Marien [63]; 2: Raiteri [79]; 3: Abdinia [2];

2

3

4

5

4: Xiong [116];

6

7

8

5: Nakayama [68];

6: Nghiên cứu này dùng SEDFF; 7: Nghiên cứu này dùng H-DEDFF

Hình 4.12: So sánh các nghiên cứu theo các thông số: (a) Tần số lấy mẫu fS ,
(b) Số bit hiệu dụng ENOB, (c) Công suất tiêu thụ P (W) và (d) Hệ số năng

lượng cho một bước chuyển đổi FoM.

kế trước ở cùng điều kiện. Trong khi đó các yếu tố khiến cho mạch có thể
ứng dụng trong điện tử y sinh như độ phân giải và tần số hoạt động của
mạch vẫn được giữ nguyên.
4.3. Đề xuất sử dụng OTFT điện áp thấp
Để giảm điện áp làm việc của OTFT xuống còn vài vôn có thể thực hiện
bằng cách dùng thêm lớp SAM [56,117], Al2 O3 [50] hay Hf O2 [128] ở lớp
điện môi cực cửa. Tuy nhiên, linh kiện SAM OTFT có dòng dò lớn do hạt
dẫn dễ dàng di chuyển qua lớp màng mỏng SAM còn linh kiện Al2 O3 và
Hf O2 lại không phù hợp với sản xuất trên đế dẻo. Thời gian gần đây, PVC
(Poly(Vinyl Cinnamate)) được sử dụng như là giải pháp cho OTFT điện
áp thấp trên đế dẻo [26,27].
Quá trình sản xuất P-OTFT được thể hiện trong hình 4.13.

22


Hình 4.13: Mô tả quá trình sản xuất OTFT kênh P với chất điện môi cực cửa
PVC.

Kết quả mô hình hóa
Các thông số của mô hình cho linh kiện P-OTFT vừa mô tả chế tạo ở trên
được xác định theo cách thức đã đề xuất trong chương 2.
Hình 4.14 chỉ ra rằng đường đặc tuyến mô phỏng (nét liền) hoàn toàn
(a)
(b)
1E-5
tương đồng 5với kết quả thực
nghiệm

(ô
vuông).
Kết quả này có độ chính xác
V =-4V
-10
1E-6
4
cao hơn so với
kết quả đạt được trong
nhiều-8 nghiên cứu trước [38,106,117].
1E-7
3
-6
Cụ thể là hầu
hết đường đặc tuyến
nằm trong khoảng sai số
1E-8 mô phỏng
2
-4
10 % và 3 % được thêm vào trên dữ1E-9liệu thực nghiệm của đặc tuyến truyền
-2
1
1E-10
đạt và họ đặc
tuyến ra. Thêm nữa,1E-11
họ đường
0 đặc tuyến đầu ra cũng lặp lại
0
-3
-2

-1
0
-2.0
-1.5
-1.0
-0.5
0.0
giá trị thực nghiệm tại
nhiều đường ứng với VGS khác
nhau.
V (V)
V (V)
DS

ID (A)

VGS = -4 V

ID (A)

VGS = -3.5 V

VGS = -3 V

VGS = -2.5 V

GS

DS

(a)

(b)
VDS = - 4 V

|ID| (A)

4

1E-5
1E-6
Khoảng
sai số 10%

3
2

-8

1E-8

-6

1E-9
1

1E-10

0

-3

-2

-1

0

-10

1E-7

1E-11

VGS (V)

ID (A)

5

-4
-2

Khoảng
sai số 3%

VGS = -4 V
VGS = -3.5 V
VGS = -3 V
VGS = -2.5 V

0
-2.0

-1.5

-1.0

-0.5

0.0

VDS (V)

Hình 4.14: Đánh giá sai số cho mô hình được tạo ra trên đường đặc tuyến
truyền đạt (a) và đặc tuyến đầu ra (b).

23