THIẾT kế CHIP CMOS VLSI CHO ĐỒNG hồ số có báo THỨC (có code và layout)

ĐỒ ÁN TỐT NGHIỆP

THIẾT KẾ CHIP CMOS VLSI CHO
ĐỒNG HỒ SỐ CÓ BÁO THỨC

1


MỤC LỤC

DANH MỤC CÁC TỪ VIẾT TẮT.

H

Hours.

M

Minute.

2


S

Second.

MS

Milisecond.

DRC

Design Ruler Check.

RTL

Register Transfer Level.

AHDL

Analog Hardware Description Language.

LVS

Layout Versus Schematic.

ADC

Analog to Digital Converter.

DAC

Digital to Analog Converter.

PLL

Phase Lock Loop.

VCO

Voltage Controlled Oscillator.

SOPC

System On a Programmable Chip.

PLD

Programmable Logic Devices.

EDA Electronic Design Automation.
CAD

Computer Aided Design.

VLSI

Very Large Scale Intergration.

STA

Static Timing Analysis.

3


4


DANH MỤC HÌNH VẼ

5


Trang 6/75

CHƯƠNG 1: TỔNG QUAN
1.1 Mục tiêu đề tài
1.1.1 Giới thiệu tổng quan về đề tài
Nhằm để ôn lại kiến thức đã học và bổ sung thêm kiến thức mới để chuẩn bị hành
trang cho sinh viên chuẩn bị ra trường. Do đó, trong đề tài thiết kế chip CMOS
VLSI cho đồng hồ số có báo thức sẽ ôn tập lại toàn bộ những kiến thức trong các
môn kỹ thuật số, hệ thống VLSI…. Giúp cho sinh viên nhớ lại và nắm chắc hơn về
các kiến thức đã học.
1.1.2 Mục đích đề tài
Sử dụng những kiến các kiến thức đã học, áp dụng những kiến thức đã học vào thực
tế vào đề tài thiết kế chip CMOS VLSI cho đồng hồ số có báo thức gồm những yêu
cầu sau:







Thiết kế ngõ vào có reset, enable, thiết lâp giờ, phút và giây, có AM-PM.
Thiết lập báo thức có giờ và phút, có AM-PM.
Tìm hiểu quy trình thiết kế chip CMOS VLSI.
Thiết kế và mô phỏng chip CMOS VLSI và tổng hợp RTL.
Thực thi tổng hợp logic trên Kit DE2.

Kiểm tra thiết kế vật lý với DRC và LVS.

1.2 Các thành phần và hoạt động của đồng hồ số có báo thức
1.2.1 Các thành phần của đồng hồ số có báo thức
Để thiết kế một đồng hồ số có báo thức thì có các khối con sau:
 Thiết kế khối đồng hồ có thời gian chạy thời gian thực.
 Thiết kế khối đồng hồ báo thức với thời gian do người dùng cài đặt.
 Thiết kế khối hiển thị trên LCD

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 7/75

1.2.2 Hoạt động của đồng hồ số có báo thức
Hoạt động của đồng hồ hoạt động dựa trên xung clock của Flip Flop. Thiết kế xung
clock để điều khiển khối thời gian thực và khối hiển thị LCD.
Ta dựa vào bộ dao động để tạo ra hai xung clock khác để điều khiển khối thời gian
thực và khối hiển thị như sau:
 Xung clock đầu tiên có nhiệm vụ tăng lên 1 ms khi có cạnh lên xung clock
đầu tiên. Khi đạt tới 100 ms thì lúc đó s + 1, khi đạt tới 60 s thì m +1, nếu đạt
tới 60 m thì h+1. Khi bằng 24 h thì sẽ trở về 0 h (Với ms: miliseconds, s:
seconds, m: minutes, h: hours).
 Với xung clock thứ 2 được tạo ra với tầng số 400 Hz, để điều khiển LCD.
 Khối báo thức thì ta sẽ đặt ngẫu nhiên theo ý người dùng mong muốn.
Nếu giờ, phút khối báo thức bằng giờ, phút khối thời gian thực thì sẽ có led báo
thức.
1.3 Quy trình thiết kế chip CMOS VLSI
Thiết kế vi mạch được chia làm ba loại chính:
 Thiết kế số (Digital IC Design).

 Thiết kế tương tự (Analog IC Design).
 Thiết kế tín hiệu hỗn hợp (Mixed Signal Design).
Dù thiết kế theo loại nào thì qui trình thiết kế cũng gồm hai giai đoạn chính:
 Thiết kế luận lý (Logical Design – Front End Design).
 Thiết kế vật lý (Physical Design – Back End Design).
Chip sau khi thiết kế sẽ được đem đến các nhà máy sản xuất. Các công ty có thể tự
sản xuất chip của mình thiết kế, bán cho công ty khác hoặc thuê các công ty khác
sản xuất cho mình. Chip sau khi sản xuất sẽ được kiểm tra kĩ lưỡng trước khi tung
ra thị trường và đến tay người tiêu dùng.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 8/75

Hình 1-1: Toàn bộ quá trình thiết kế chip CMOS [3]

Qui trình thiết kế chip CMOS được thực hiện theo tuần tự như hình trên. Hình trên
mô tả toàn bộ các quy trình thiết kế trong đó:
 Đặc điểm chức năng (Functional Specification): Mô tả chức năng, thông số,
thông số kỹ thuật, mô tả yêu cầu chức năng trong kỹ thuật hệ thống và phát
triển phần mềm. Là một tài liệu xác định các chức năng mà một hệ thống
hoặc một thành phần phải thực hiện.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 9/75

 Xác định kiến trúc (Define Architecture): Tùy vào chức năng của mạch và

cấu tạo của mạch mà ta sẽ chọn kiến trúc phù hợp. Việc này quyết định tới
thời gian mà người thiết kế phải bỏ ra.
 Mức chuyển thanh ghi (RTL coding): Là một chương trình thiết kế trừu
tượng được tạo ra mạch số đồng bộ về luồng dữ liệu số giữa các thanh ghi
phần cứng và các hoạt động hợp lý được thực hiện trên các tín hiệu đó.
 Xác minh động (Dynamic Verification): Là quá trình kiểm tra và thử nghiệm
chương trình đã được soạn ra và tự động kiểm tra kiểm tra hành vi của
chương trình.
 Kiểm tra chức năng (Check Function): Là quá trình kiểm tra chức năng của
chương trình đã được viết có đáp ứng đúng như yêu cầu đã được đề ra.
 Tổng hợp và quét chèn (Synthesis & Scan Insertion): Quá trình tổng hợp từ
RTL sang các cổng logic cơ bản: AND, NOT, NOR, NAND… Sau đó tự
động nối dây tạo ra một netlist.
 Phân tích thời gian tĩnh bố trí trước (Pre-Layout STA): là quá trình xác minh
thời gian để xác minh một thiết kế cho vi phạm thời gian thiết lập và vi phạm
thời gian giữ.
 Kiểm tra thời gian (Check Timing): Là quá trình kiểm tra vi phạm của việc
phân tích thời gian tĩnh bố trí trước, xem sét quá trình có vi phạm về thời
gian hay không.
 Xác minh chính thức (Formal Verification): Là hành động chứng minh hoạt
bác bỏ tính đúng đắn của thuật toán dự định nằm dưới một hệ thống đối với
một đặc tả hoặc tài sản chính thức nào đó bằng cách sử dụng các phương
pháp chính thức của toán học.
 Tương đương (Equivalence): Xem sét sự tương đồng giữa chức năng sau khi
được xác minh chính thức có đúng như yêu cầu đã được đề ra hay không.
 Sơ đồ sàn (Floorplanning): Là một sở đồ biểu diễn vị trí dự kiến các khối
chức năng của mạch đã được lập trình. Là giai đoạn đầu tiên để tiếp cận thứ
bậc trong việc chế tạo ra mạch tích hợp.
 Địa điểm và định tuyến (Place and Route): là một giai đoạn trong việc thiết
kế một bảng mạch in, bảng mạch tích hợp, các mảng lập trình trường. Vị trí

liên quan đến việc quyết định nơi để tất cả các thành phần điện tử, mạch, yếu

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 10/75

tố logic trong một số lượng nói chung giới hạn không gian. Định tuyến quyết
định thiết kế chính xác của tất cả các dây cần thiết để kết nối các thành phần
được đặt trước đó.
 Phân tích thời gian tĩnh bố trí (Post-Layout STA): Để có thể sắp xếp ta phải
phân tích thời gian tĩnh bố trí. Để có thể xác định chính xác được thời gian
tĩnh để bố trí linh kiện.
 Mô phỏng với thời gian (Simulation with Timing): Sau khi thu được kết quả
ta phải kiểm tra chức năng có đúng với yêu cầu không cả về thời gian lẫn
chức năng.
 Băng ra (Tape out): Là kết quả cuối cùng của quá trình thiết kế cho các mạch
tích hợp hoặc các bản in trước khi được gửi đi sản xuất. Tape out đặc biệt là
điểm mà tại đó các đồ họa cho photomask của mạch được gửi đến cơ sở chế
tạo.
1.3.1 Thiết kế luận lý (Front End Design)
1.3.1.1 Thiết kế số
Sử dụng các ngôn ngữ thiết kế phần cứng (Verilog – HDL, VHDL…) để thực hiện
các chức năng logic và kiểm tra mô phỏng có đúng như mục đích thiết kế đã đề ra
hay không. Khi đó, không cần quan tâm đến đến cấu tạo chi tiết của mạch, mà chỉ
chú trọng vào chức năng của mạch dựa vào các kết quả tính toán cũng như sự luân
chuyển của các dữ liệu qua các thanh ghi. Đó là mức chuyển thanh ghi (RTL), sau
đó mức RTL sẽ được đem mô phỏng và kiểm tra mạch có thỏa các yêu cầu đã được
đề ra hay không.
Tiếp theo, các RTL sẽ được tổng hợp thành các cổng cơ bản: NOT, NOR, AND,

NAND, XOR, MUX… Quá trình trên được hỗ trợ bởi các phần mềm không phải là
duy nhất mà còn phụ thuộc vào các cổng và các macro của nhà sản xuất chip.
1.3.1.2 Thiết kế tương tự
Các thiết kế tương tự không được các phần mềm hỗ trợ mạnh như thiết kế số. Các
công việc thiết kế được đảm nhận bởi con người chiếm đến 80% và đòi hỏi nhiều

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 11/75

kinh nghiệm cũng như hiểu biết về cấu trúc vật lý, tham số đặc trưng, các công nghệ
sản xuất của các linh kiện. Các thiết kế tương tự chủ yếu bao gồm: các chip quản lí
năng lượng, ADC, DAC, PLL, VCO…, chứa lượng linh kiện ít hơn nhiều so với
hàng triệu transistor của thiết kế số.
Xuất phát từ các thông số yêu cầu của chip và các ứng dụng mà chip mà chip sẽ
được sử dụng, mà các kỹ thuật viên sẽ cho kiến trúc cho phù hợp. Sau đó, các tham
số của linh kiện trong kiến trúc sẽ được tính toán và mô phỏng bởi các phần mềm
chuyên dụng. Quá trình mô phỏng, tính toán sẽ được thực hiện đến khi đạt được kết
quả như đã được yêu cầu.
1.3.1.3 Thiết kế tín hiệu hỗn hợp
Ngày nay, các chip thường có chức năng phức tạp và đồng thời chứa các khối
digital và analog. Bên cạnh kỹ thuật dùng cho analog và digital, và các nhà thiết kế
phải tính toán việc ảnh hưởng của các khối nhiễu và giao thoa, để đảm bảo cho
chúng hoạt động ổn định. Ngôn ngữ mới được phát triển để dùng cho việc thiết kế
tín hiệu hỗn hợp đó chính là AHDL.
1.3.2 Thiết kế vật lý
1.3.2.1 Thiết kế layout
Netlist thu được trong quá trình thiết kế luận lý được dùng để chế tạo layout cho
chip. Ở giai đoạn này, các linh kiện (Transistor, điện trở, tụ điện, cuộn cảm) và liên

kết giữa chúng sẽ được tạo hình. Việc thiết kế được tuân theo luật thiết kế (DRC)
mà nhà sản xuất đưa ra. Các luật này còn tùy thuộc vào khả năng thi công và khả
năng thi công của nhà máy sản xuất. Có hai luật thiết kế đó là : lambda (λ) và luật
tuyệt đối. Với luật lambda thì kích thước phải là bội số của lambda, trong khi đó
luật tuyệt đối sử dụng các kích thước là cố định. Sử dụng luật lambda sẽ dễ thích
ứng khi công nghệ thay đổi.
Thiết kế số được hỗ trợ bởi các phần mềm, từ việc sử dụng của các cell trong thư
viện đến việc nối dây. Chip analog đòi hỏi các thiết kế chính xác và đến các kỹ

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 12/75

thuật chuyên biệt để đảm bảo tương thích giữa các linh kiện nhạy cảm, chống nhiễu,
đáp ứng tầng số.
1.3.2.2 Kiểm tra DRC và LVS
Sau khi hoàn tất layout chip, sẽ đến bước kiểm tra DRC để biết layout có đáp ứng
đúng như luật thiết kế hay không. Nếu DRC không báo lỗi sẽ đến bước kiểm tra
LVS. Layout được xuất ra các file netlist để đem so sánh với file netlist trong quá
trình thiết kế luận lý để kiểm tra tính đồng nhất giữa chúng. Nếu hai netlist không
có sự tương đồng thì ta phải kiểm tra lại layout đến khi chúng tương đồng. DRC và
LVS được hỗ trợ bởi các phần mềm chuyên dụng. Sau khi qua các bước trên, kỹ
thuật viên sẽ xuất ra file và gửi đến nhà máy sản xuất.
Chip sau khi sản xuất sẽ được kiểm tra trước và sau khi đóng gói để kiểm tra các
thông số để chuyển cho khách hàng hay đem ra ngoài thị trường.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức

Trang 13/75

CHƯƠNG 2: THIẾT KẾ MẠCH
2.1 Sơ đồ khối

Hình 2-1: Sơ đồ khối của đồng hồ báo thức

Đồng hồ số hoạt động dựa trên khối xung clock 50 MHz từ bộ dao động, khối xung
clock 50 MHz tạo thành hai xung clock nhỏ hơn. Một xung clock chịu trách nhiệm
tạo khối thời gian thực, xung clock còn lại chịu trách nhiệm cung cấp tầng số cho
khối LCD hoạt động.
Khối thời gian báo thức và khối thời gian thực sẽ được hiển thị trên khối LCD. So
sánh hai khối thời gian thực và khối thời gian báo thức, nếu hai khối trên bằng nhau
thì sẽ đưa đến khối báo thức.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 14/75

2.2 Lưu đồ giải thuật

Hình 2-2: Lưu đồ giải thuật của đồng hồ có báo thức

Theo như lưu đồ giải thuật ta có:
 Nếu phần trăm giây bằng 100 ms thì sẽ tăng lên 1 s. Nếu phần trăm giây lớn
hơn 100 ms thì thực hiện lại quá trình đếm.
 Nếu giây bằng 60 s thì sẽ tăng lên 1m. Nếu giây lớn hơn 60 s thì thực hiện lại
quá trình đếm.
 Nếu phút bằng 60 m thì sẽ tăng lên 1 h. Nếu phút lớn hơn 60 m thì thực hiện

lại quá trình đếm.
 Giờ tăng đến khi nào đạt được 23 h thì reset về 0 h.
 Báo thức cho phép người dùng tự nhập.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 15/75

2.3 Nguyên lí hoạt động
Hoạt động của mạch chủ yếu của mạch chủ yếu dựa trên xung clock 50 MHz được
tạo ra từ bộ dao động. Dùng cạnh lên của của xung clock để tạo ra hai xung clock
nhỏ hơn. Xung clock lớn có trách nhiệm taọ dao động thời gian thực trên đồng hồ
hoạt động. Xung clock nhỏ hơn có trách nhiệm cung cấp dao động cho LCD hoạt
động.
Thời gian thực và thời gian báo thức bao gồm: giờ, phút, giây được hiển thị trên
LCD.
Khi phần trăm giây bằng 100, thì s = s+1. Khi s bằng 60, thì m = m+1. Khi m bằng
60 thì h = h+1. (Với h: hours, m: minutes, s: second, ms: miliseconds). Khi h bằng
24 thì reset về 0.
Thời gian báo thức thì cho phép người dùng tự nhập vào một thời gian bất kì.
Nếu h và m của thời gian báo thức bằng với h và m của thời gian thực thì sẽ báo
thức thông qua led.
Đồng hồ hoạt trên 24 h. Ta quy định là từ 0 h đến 12 h là AM, 13 h đến 23 h là PM.
Chương trình được mã hóa trên LCD.
Trong chương trình còn có phần tăng, giảm các giá trị tham số trên đồng hồ. Cho
phép ta có thể tăng hoặc giảm thời gian theo ý muốn.
2.4 Chức năng của các khối trong đồng hồ có báo thức
Mạch đồng hồ có thể chia thành bốn khối chính:






Khối hiển thị LCD.
Khối thời gian thực.
Khối thời gian báo thức.
Khối báo thức.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 16/75

Hình 2-3: Lưu đồ thực hiện

Hình 2-3 thể hiện cách thức hoạt động của mạch đồng hồ số có báo thức. Chức
năng của từng khối được thể hiện qua mục dưới đây:
2.4.1 Khối hiển thị LCD

Hình 2-4: Sơ đồ khối hiển thị LCD

Sơ đồ khối khối hiển thị LCD bao gồm:
 CLOCK_50:
 LCD_EN:
 LCD_ON:

in std_logic;
out std_logic;
out std_logic;

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 17/75






LCD_RS:
out std_logic;
LCD_RW:
buffer std_logic;
LCD_BLON:
out std_logic;
LCD_DATA: inout std_logic_vector (7 downto 0);

Khối hiển thị LCD cho phép hiển thị các thành phần trong đồng hồ có báo thức đó
là thời gian thực và thời gian báo thức. Ở đây các giá trị trên LCD sẽ chạy tuần tự từ
giá trị khởi tạo đến hết hàng đầu của LCD. Sau đó, sẽ đến địa chỉ khởi tạo hàng 2,
chạy đến khi hết hàng hai. Hàng 1 và hàng 2 tạo thành một vòng lặp trong LCD.
2.4.2 Khối thời gian thực

Hình 2-5: Sơ đờ khối thời gian thực và thời gian báo thức

Sơ đồ khối thời gian thực bao gồm:







SW:
KEY:
SIGNAL H, ALARM_H:
SIGNAL M, ALARM_M:
SIGNAL S:

in std_logic_vector (4 downto 0);
in std_logic_vector (3 downto 0);
integer range 0 to 24 := 0;
integer range 0 to 60 := 0;
integer range 0 to 60 := 0;

Khối thời gian thực cho phép ta thiết lập thời gian thực cho chương trình hoạt động.
Thời gian thực được tạo ra chạy theo thứ tự tăng dần từ phần trăm giây đến giây đến

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 18/75

phút đến giờ. Có thể tự do thay đổi thời gian thực theo mong muốn. Khi đến 24 giờ
thì hoàn thành sau đó reset về 0 giờ. Hoạt động dựa trên xung clock 50 MHz được
tạo ra từ bộ dao động.
Khối thời gian báo thức cho phép ta thiết lập một thời gian bất kì mà ta mong muốn
để biết khi nào ta muốn báo thức. Có thể thay đổi thời gian báo thực theo mong
muốn.

2.4.3 Khối báo thức

Hình 2-6: Sơ đồ khối báo thức

Sơ đồ khối báo thức:
 LEDR :

out std_logic_vector (17 downto 0);

Khôí báo thức sẽ cho ta biết khi nào có báo thức thông qua sự chớp tắt của các led
red.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 19/75

2.5 Giới thiệu phần mềm Quartus II và phần mềm Alliance
2.5.1 Giới thiệu phần mềm Quartus II
Quartus II là công cụ phần mềm phát triển của hãng Altera, cung cấp môi trường
thiết kế toàn diện cho các thiết kế SOPC.
Đây là phần mềm đóng gói tích hợp đầy đủ phục vụ cho thiết kế logic với các linh
kiện logic khả trình PLD của Altera gồm các dòng APEX, Cyclone, FLEX, MAX…
Quartus cung cấp các khả năng thiết kế logic sau:
 Môi trường thiết kế gồm các bản vẽ, sơ đồi khối, công cụ soạn thảo các ngôn











ngữ: AHDL, VHDL, Verilog HDL.
Thiết kế Logic Lock.
Là công cụ mạnh để tổng hợp logic.
Khả năng mô phỏng chức năng và thời gian.
Phân tích thời gian.
Phân tích logic nhúng với công cụ phân tích SignalTap@ II.
Cho phép xuất, tạo và kết nối các file nguồn để tạo ra các file chương trình.
Tự động định vị lỗi.
Khả năng lập trình và nhận diện linh kiện.
Phần mềm Quartus II sử dụng bộ tích hợp NativelLink@ với các công cụ
thiết kế cung cấp việc truyền thông tin liền mạch giữa Quartus với các công

cụ thiết kế phần cứng EDA khác.
 Quartus II cũng có thể đọc các file netlist chuẩn, VHDL, Verilog HDL, cũng
như tạo ra file netlist này.
 Quartus II có môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã,
biên dịch, kiểm soát lỗi, cũng như mô phỏng…
Quartus II cho phép làm việc với nhiều file ở cùng thời điểm, soạn thảo file thiết kế
trong khi vẫn có thể biên dịch hay chạy mô phỏng các dự án khác. Công cụ biên
dịch
nằm ở trung tâm hệ thống, cung cấp các quy trình thiết kế mạnh cho phép tùy biến
để đạt được thiết kế tối ưa. Có các công cụ định vị lỗi tự động để việc sửa lỗi dễ
dàng.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức

Trang 20/75

2.5.2 Giới thiệu phần mềm Alliance
Alliance là công cụ miễn phí và thư viện di động cho thiết kế VLSI. Alliance bao
gồm một trình biên dịch VHD và giả lập, các công cụ tổng hợp logic, các công cụ
định vị và xác định vị trí tự động. Một số các cổng logic cơ bản đã được tạo sẵn
trong thư viện.
Alliance là kết quả của quá trình nỗ lực mười hai năm tại phòng SoC của khu thí
nghiệm LIP6 của đại học Pierre & Marie Curie. Alliance đã được sử dụng cho dự án
nghiên cưa như: bộ vi xử lý 875000 bóng bán dẫn của S TACS và 400000 bóng bán
dẫn IEEE Gigabit HSL Router.
Alliance CAD tool là một phần mềm miễn phí. Các tập tin nhị phân, mã nguồn và
các thư viện của tế bào đều giấy phép công cộng cho phép người dùng sửu dụng
miễn phí mà không cần phải trả phí.
Alliance là công cụ mạnh mẽ với việc tự động tạo ra netlist từ file .vhd, từ đó tự sắp
xếp và nối dây. Ngoài ra, Alliance còn hỗ trợ mạnh mẽ với DRC và LVS để hỗ trợ
mạnh mẽ trong việc giúp kiểm soát lỗi trong chương trình cũng như layout.
Ngoài ra, còn hỗ trợ trong việc xem mô hình sóng của mạch sau khi được thiết kế,
giúp xem mạch đã hoạt động được tối ưa chưa.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 21/75

2.6 Thiết kế Layout

Hình 2-5: Quá trình thiết kế layout [3]

Để thiết kế layout ta phải đi tuần tự theo các bước:
 Đầu tiên phải tối ưa công nghệ với sự giúp đỡ của quy hoạch sàn để xác định
kích thước nhỏ nhất để tạo ra sản phẩm kích thước tối ưa nhất.
 Xác minh thiết kế: Sau khi có được công nghệ tối ưa nhất, tiếp đến ta phải
xác định được mô hình thiết kế tối ưa nhất. Phải làm sao cho tối ưa sự trễ,
điện dung, điện trở.
 Quá trình bố trí: Sau khi thiết kế hoàn tất, ta phải sắp xếp sao cho các linh
kiện được đặt ở vị trí tối ưa nhất và thuận tiện cho việc nối dây nhất.
 Thời gian tĩnh: Giúp cho mạch hoạt động tối ưa nhất.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 22/75

CHƯƠNG 3: MÔ PHỎNG VÀ THỰC THI
3.1 Thiết kế đồng hồ số có báo thức theo yêu cầu đã đề ra
Thiết kế theo yêu cầu đề ra với chân reset, enable, AM-PM, giờ, phút, giây, giờ báo
thức, phút báo thức.
Với các công tắc và key được gán vào Kit DE2.










Key (0): Giảm một đơn vị khi nhấn.
Key (1): Tăng một đơn vị khi nhấn.
Key (2): Chọn giá trị phút hoặc phút báo thức khi nhấn.
Key (3): Chọn giá trị giờ hoặc giờ báo thức khi nhấn.
Switch (0): Khi lên 1 cho phép chọn thời gian thực.
Switch (1): Khi lên 1 cho phép chọn thời gian báo thức.
Switch (2): Khi lên 1 sẽ tắt báo thức.
Switch (3): Khi lên 1 reset tất cả giá trị về 0.
Switch (4): Khi lên 1 cho phép đồng hồ hoạt động.

Với các yêu cầu và thông số trên ta sẽ viết một chương trình VHD cho đồng hồ số
có báo thức trên phần mềm Quartus II. Chương trình cho phép ta tăng, giảm giá trị
của giờ và phút của các khối thời gian theo mong muốn.
3.2 Thiết kế và mô phỏng chip VLSI và tổng hợp RTL
3.2.1 Mô phỏng dạng sóng trên Quartus II

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 23/75

Hình 3-1: Mô phỏng dạng sóng trên Quartus II

Ta thấy cứ mỗi khi xung clock kích cạnh lên, thì seconds bằng seconds+1, khi
seconds bằng 60 s, thì minutes bằng minutes+1, khi minutes bằng 60 m, thì hours
bằng hours+1. Khi thời gian báo thức trùng với thời gian thực thì flash sẽ kích lên 1.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức

Trang 24/75

3.2.2 RTL thu được trên Quartus II

Hình 3-2: RTL thu được trên Quartus II

Kết quả thu được sau khi hoàn thành chương trình được hỗ trợ bởi Quartus với cách
nhìn tổng quan nhất về chương trình. Các tín hiệu được so sánh bởi bộ equal, được
chọn bởi bộ mux, tăng đơn vị bởi bộ cộng, tất cả chạy qua bộ D Flip Flop. Sau khi
qua bộ D Flip Flop sẽ đạt được kết quả cuối cùng.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức


Trang 25/75

3.2.3 Tài nguyên sử dụng
Hình 3-3: Đánh giá tài nguyên sử dụng

Theo như kết quả mô phỏng thì ta có công suất tiêu tán là 138.32 mW. Trong đó thì
có 98.48mW công suất tĩnh, 0mW công suất động, 39.83 mW công suất của tín hiệu
vào ra.

Thiết kế chip CMOS VLSI cho đồng hồ số có báo thức