MẠCH LOGIC VÀ MẠCH SỐ

GT ẹIEN Tệ Cễ
BAN
Maùch logic - maùch
soỏ
1


I. Đại số Boole – Các cổng logic
1. Cơ số_Cơ số thập phân
2
1
0
475 = 4.10 +7.10 +5.10 .
MSB

LSB

MSB

LSB

Tổng quát: một số N được biểu diễn:
N=a

n -1

.b

n -1

2

1 1
o o
+ ……+ a .b2+a .b +a .b .

i
i
cơ số thập phân a = 0 9 ; b =10
cơ số nhị phân

i
i
a = 0 1 ; b = 2

3
2
2
0
(1101)2 = 1.2 +1.2 +0.1 + 1.2 = 8+4+0+1= (13 )10
i
i
cơ số bát phân: a = 07; b = 8
2
1
0
( 123)8 = 1.8 +2.8 +3.8 = 64+16+3 = (83)10.
2


•

Cơ số thập lục phân( Hexadecimal):
i
i
a = 0 9,A ,B, C, D, E, F ; b = 16
1
0
(3F)16 = 3.16 + F.16 = 48 + 15 = (63)10

2
1
0
1FF)16=1.16 +F.16 +F.16 =256+240+15=

=(511)10

Bảng chuyển đổi giửa các cơ số

Thập phân
(Decimal)

Nhị phân
( Binary)

Bát phân
( Octal)

Thập lục ph.
(Hexadecimal

0

0000

0

0

1

0001

1

1

2

0010

2

2

3

0011

3

3

4

0100

4

4

3


(tiếp)

5
6

0101
0110

5
6

5
6

7

0111

7

7

8

1000

10

8

9

1001

11

9

10

1010

12

A

11

1011

13

B

12

1100

14

C

13

1101

15

D

14

1110

16

E

15

1111

17

F

16

10000

20

10

255

100000
11111111

100
377

40
FF

64

4

2. Định luật của đại số Boole
•
•
•
•
•

Đại số Boole là hệ thống đại số kín chứa tập hợp K của hai hoặc nhiều
phần tử và có toán tử . và +

Khi kết hợp nhiều mệnh đề logic lại với nhau tạo thành mệnh đề phức tạp  thiết
kế nhiều cổng logic.
Do đó phải rút gọn các hàm logic  sử dụng ít cổng logic hơn.
Cách rút gọn bằng nhiều cách : trực tiếp bằng đại số Boole, Bảng karnaugh…..
Theo đại số Boole, môt hàm logic có thể biểu diễn bằng 1 trong 2 dạng chính tắc:
là Tổng các tích POS và Tích các tổng SOP
rút gọn nhờ loại được các biến bù kề nhau ( A+/A) và ( A/A )

5


•

Hàm AND

Hàm OR

1a.

0.0 = 0

1b.

0+0 = 0

2a.

0.1 = 0

2b.

0+1 = 1

3a.

1.0 = 0

3b.

1+0 = 1

4a.

1.1 = 1

4b.

1+1 = 1

5a.

A.0 = 0

5b.

A+0 = A

6a.

0.A = 0

6b.

0+A = A

7a.

A.1 = A

7b.

A+1 = 1

8a.

1.A = A

8b.

1+A = 1

9a.

A.A = A

9b.

A+A = A

10a.

A.A\= 0

10b.

A+A\=1

6


•

Hàm NOT
11. 0\ = 1
12. 1\ = 0

11.

0 =1

12.

1= 0

13.

A= A

13. A\\ = A
Định luật giao hóan:
14a. AB = BA

14b. A+B=B+A

Định luật kết hợp
15a. A(BC)=(AB)C

15b. A+(B+C)=(A+B)+C

Định luật hấp thụ
16a. A(A+B)=A

16b. (A+AB)= A

Định luật phân bố
17a. A(B+C)=AB+ AC

17b. A+BC=(A+B)(A+C).

7


Định luật dán (Định luật Nashelsky)
18a. A(A\+B)=A.B

18b. A+/AB=A+B

19a. (A+B\)B=A.B

19b. (A+B\)B=A.B

Định luật DE MORGAN
20a.

20b.

AB = A + B

A + B = A.B

Các biểu thức trên có thể chứng minh bằng
A cách
+ B +vẽCcác
+ ...sơ=dồ
A.mạch
B.C....logic
hoặc bằng cách lập 2 bảng chân lý nếu chúng như nhau là định luật
được chứng minh là đúng.

A.B.C = A + B + C

8


•

Cổng NOT

X

X

NOT
NOT gate
X

X

1

0

0

1

Truth table for NOT gate
9

II. Cổng NOT dùng MOSFET
V DD

R

D

v
v

out

in

MOSFET inverter
V

iD
V DD
R

GS

=5V
4V

B

D

1
R D

–

3V
2V
1V

0

1

2

Switching characteristic

3

A

4
V

5
DD

=5V

v DS
(V)
10


•

Điều kiện phân cực
EMOSFET có đặc tính sau:
Khi EMOSFET ngưng  RD(OFF) rất lớn.
Khi EMOSFET dẫn  RD(ON) rất bé .
Nhà sản xuất cho :RD(ON)=VDS(ON) / ID(ON) đo tại Qtest.
Phân cực trong vùng điện trở thoả điều kiện: IDbh < ID(ON) khi VGS = VGS(ON)

•

Khi vi Khi Vi > VTH NMOSFET dẫn, Vo =0V= VOL
Vo = [RDS(ON) / (RDS(ON)+RD)] VDD=0V

11


Tải động

D

+
VDS

G
+ VGS
-

S
12


13


III.Cổng logic dùng CMOS
•

Cấu trúc : N-MOS + P-MOS

VGSN> VTHN >0 Q1 dẫn
VGSP > VTNP < 0 Q2 dẫn
1.Cổng NOT-CMOS



+ VDD

Khi Vi = A= 0V 
Q2

VGSN =0 , Q1 ngưng
VGSP = -VDD, Q2 dẫn

Vo = VDD - VDSP=VOH



ID2

Khi Vi = A = VDD
VGSN = VDD, Q1 dẫn

VGSP= VDD-VDD =0, Q2 ngưng

A

ID1
D1

S2

D2
Vo

Vo = VDS1(ON) = 0V=VOL
Q1

14


15

Đặc tuyến chuyển của CMOS
Đặc tính:

•
•

Do ID1=ID2 rất thấp( luôn có 1 EMOSFET ngưng) nên công suất
tiêu thụ rất bé ( vài nW).
Độ dốc thẳng đứng
NOT- CMOS là gần như là bậc điện lý tưởng rất thông dụng trong
chế tạo IC số.

•

Ngoài ra CMOS còn:
Ổn định nhiệt tốt
Cấp điện từ 3V – 18V

16


Đặc tuyến chuyển của CMOS

17


Cổng AND
Phát biểu Đại số Boole:
Nếu X là đúng và Y đúng thì Z là đúng và ngược lại là sai
Z = X AND Y

Z = X.Y

•

X,Y,Z là số nhò phân ‘0’, “1”

Cổng AND

Ký hiệu

Bảng sự thật

X
Z

Y

X

Y

Z

0

0

0

0

1

0

1

0

0

1

1

1

Mức điện thê`

0 = 0V, 1 = 5 V

X
0V
0V
5V
5V

Y
0V
5V

0V
5V

X
0V
0V
0V
5V

18


•

Thí dụ:
X

t
Y

t
Z

•

t

Z=X.Y

•

Người thiết kế logic số không quan tâm cái gì xãy ra bên trong cổng.

19


Loaùi boỷ nhieóu ụỷ ngoừ ra

X

Y

Z

Z=X.Y

20


Phân tích mạch logic tổ hợp
•

Giản đồ thời gian của cổng logic

a
b

a
b

c

c

(a) Two-input AND gate

(b) Ideal (zero) delay

a

a

b

b

c

c
t PD

t PD

(c) t PD = t PLH = t PHL

t PLH

t PHL

(d) t PLH < t PHL

21


•

Cổng OR
Phát biểu Boole:
Nếu X là đúng hoặc Y là đúng thì Z là đúng, ngược lại Z là sai

Z=X+Y

Ký hiệu

Bảng sự thật

X

X
Y

Z

Y

Z

0

0

0

0

1

1

1

0

1

1

1

1

22


Caực coồng cụ baỷn


Baỷng sửù thaọt

A

Y

A

A
Y

B

NOT
A
0
0
1
1

B

OR
Y
1
1
0
0

A
0
0
1
1

B
0
1
0
1

Y

AND
Y
0
1
1
1

A
0
0
1
1

B
0
1
0
1

Y
0

0
0
1
23


LOGIC TOÅ HÔÏP
•

Là tổ hợp các cổng logic với nhau và chỉ tuân theo các định luật Đại số Boole, có tính chất
- Các ngõ ra chỉ tuỳ thuộc các ngõ vào
- Chúng tuân theo những qui tắc cố định (không biến đổi)

1. Cổng NAND

•

Tổ hợp gồm cổng NOT và AND

C = A.B = B. A

A

C

B

A
B

A

B

C

0

0

1

0

1

1

1

0

1

1

0

0

C

24


•

Cổng NAND – NMOS tải thụ động

+

0 = logic 1 = 0V– 0,5V

VDD

1=logic 1 = VDD

RD

B

A

F=Vo

0

0

1

0

1

1

1

0

1

1

1

0

vo

Q2
B
Q1

NMOS

A

25