Hệ thống nhúng slide1

13:15:17

Nội dung
Giới thiệu hệ thống nhúng
FPGA
Phần mềm hệ thống nhúng
Phần cứng
Vi xử lý nhúng
Thiết kế hệ thống nhúng
Bài 1

1

13:15:17

BÀI 1: GIỚI THIỆU VỀ HỆ
THỐNG NHÚNG
1. Hệ thống nhúng (embedded system)
2. Vi xử lý
3. Bộ nhớ
4. I/O

Bài 1

2

1


13:21:53

Hệ thống nhúng
Hệ thống nhúng là một hệ thống có khả năng tự trị được nhúng vào trong một
môi trường hay một hệ thống lớn.
Là các hệ thống tích hợp cả phần cứng và phần phềm để thực hiện một chức
năng đơn.

“Thời gian thực” (real time) là thời gian theo quy định của các nguồn bên
ngoài, tạo ra bởi yêu cầu của người sử dụng.
Hệ thống nhúng thời gian thực (Real Time Embedded System – RTES)
Bài 1

3

13:21:53

Hệ thống nhúng
Hệ thống nhúng thực hiện một chức năng đơn
Nếu muốn thay đổi chức năng: chương trình hiện tại được đẩy ra

và một chương trình mới được tải vào.
cần được giám sát và điều khiển

Hệ điều hành thời gian thực (Real Time Operating System – RTOS)

Bài 1

4

2

13:21:53

Kiến trúc một hệ thống nhúng

Application Specific Integrated Circuits:
mạch tích hợp cho các ứng dụng cụ thể.

Bài 1

5

15:33:45

Các thành phần hệ thống nhúng
System bus:
- Address bus.
- Control bus.
- Data bus.

Bộ nhớ chính
Nguồn
Đơn vị xử lý trung tâm

Cung
Cấp

Thiết bị vào ra
(AD Converters, UARTs, Infrared Ports)

Bài 1

6

3


13:21:53

Vi xử lý
Sequencer

EU
Data register

ALU

Instruction decoder

Addr. register

Program counter
Internal bus
BIU

Data bus driver

Control bus
driver

Data bus

Addr. bus
driver

Control bus

Addr. bus

Bài 1

7

13:21:53

Bộ nhớ
ROM
ROM
(Read Only
Memory)

PROM (Programmable ROM)
EPROM (Erasable PROM)
EEPROM (Electrically EPROM)
Flash ROM
FPM DRAM (Fast Page Mode)

RAM
(Random Access
Memory)

SRAM (Static RAM)

EDO DRAM (Extended Data Out)
BEDO DRAM (Burst EDO)

DRAM (Dynamic RAM)

SDRAM (Synchronous)
DDR SDRAM (Double Data Rate)
Bài 1

8

4


13:21:53

Bộ nhớ
Dung lượng : khả năng lưu trữ
Tốc độ

Bộ nhớ ngoài : số bit truyền/s
Bộ nhớ trong : tần số xung clock

CAS latency

: thời gian trễ khi giải mã cho bộ nhớ

Bài 1

9

13:21:53

Bộ nhớ
Memory Cell
(Word logic)

Word vật lý
Memory Array

Giải mã
hàng

Giải mã cột
Bài 1

10

5


13:21:53

Bộ nhớ
DRAM
Điều
khiển

Tiền nạp
(precharge)

Ma trận nhớ
Địa chỉ

Dữ liệu
vào

Đệm địa
chỉ

Giải mã
hàng
Đệm
dữ liệu

Khuếch đại
nhạy

Đệm dữ
liệu

Dữ liệu
ra

Giải mã cột
Bài 1

11

13:21:53
VDD

Mạch tiền nạp
(precharge)

Bộ nhớ
+

Tế bào nhớ

+

Bit line
Word line

+

Giải mã
hàng
Khuếch đại nhạy
(sense amplifier)
Bit line

Cấu tạo một tế bào nhớ DRAM

VDD

Đệm
ngõ
vào

Đệm
ngõ
ra
Bài 1

Giải mã cột

12

6


13:21:53
RAS: Row Address Strobe
CAS: Column Address Strobe

Bộ nhớ

PR: Precharge
tchu kỳ
tRAS

tPR
tCAS

Điều khiển

Địa chỉ

Dữ liệu
Giản đồ thời gian đọc DRAM
Bài 1

13

13:21:53

VDD

Mạch tiền nạp
(precharge)

Bộ nhớ
SRAM

1

2

2

1

Tế bào nhớ

Giải mã hàng

Khuếch đại nhạy
(sense amplifier)
Sơ đồ nguyên lý của SRAM
Bit line
VDD

Đệm
ngõ
ra

Đệm
ngõ
vào
Bài 1

Giải mã cột

14

7


13:21:53

Bộ nhớ
VCC

ROM
Lưu trữ bằng diode

0

Hàng

VD

1

1

PROM

0

1

Mắc nối tiếp diode với cầu chì

0
Cột

Bài 1

15

20:01:46

Bộ nhớ
EPROM
Lưu trữ bằng FET có cấu trúc FAMOST

(Floating gate Avalanche injection MOS Transistor)
VCC

Floating gate: có
không
điệncó
tích
điện tích
1

FET dẫn
không dẫn do
floating gate có điện tích

EEPROM
Floating gate có thêm một lớp màng mỏng
oxide giữa vùng cực nổi và cực drain cho phép
các điện tử di chuyển từ vùng cực nổi sang
cực drain khi đặt một điện áp âm  xóa
bằng điện áp âm.

Bài 1

01

16

8

20:01:46

I/O (Thiết bị xuất / nhập)
I/O là các thiết bị tạo ra một môi trường tương tác với con người
 ADC và DAC.
 CODEC.
 Màn hình LCD, TFT.
 Anten.
 Camera.
 Micro
 Màn hình cảm ứng …
Bài 1

17

20:01:46

I/O (Thiết bị xuất / nhập)
Giao tiếp
- Định địa chỉ.
- Phân xử bus.
- Giao thức truyền.
Định địa chỉ: mỗi thiết bị phải có một địa chỉ xác định để dữ liệu có
thể truyền đến hay nhận từ nó.
Giao thức: mô tả làm thế nào để truyền dữ liệu.
Phân xử bus: Khi nhiều thiết bị khác nhau sử dụng chung môt
đường địa chỉ/dữ liệu/điều khiển thì cần một cơ chế phân xử bus.
Bài 1

18

9


20:01:46

I/O (Thiết bị xuất / nhập)
Read cycle
T1

T2

T3

Giao thức
Xung Clock

Tad

Address

Đồng bộ

Memory Address
I/O
Address

to be read

Data

Data
Tm

MREQ

Tml

Tds

Tmh

Trh

RD
Trl
Tdh

Bài 1

19

20:01:46

I/O (Thiết bị xuất / nhập)
Giao thức

Bất đồng bộ

Bài 1

20

10


20:01:46

I/O (Thiết bị xuất / nhập)
Phân xử bus tập trung

Bài 1

21

20:01:46

I/O (Thiết bị xuất / nhập)
Phân xử bus không tập trung

Bài 1

22

11