Nghiên cứu và thiết kế mạch tích hợp khuếch đại công suất 35w cho các hệ thống

ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
---------------o0o---------------

NGUYỄN HỮU LUÂN

NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TÍCH HỢP
KHUẾCH ĐẠI CÔNG SUẤT 35W CHO CÁC HỆ
THỐNG THÔNG TIN SUB-6 GHZ

Chuyên ngành: Kỹ thuật điện tử-viễn thông
Mã Số: 8.52.02.08
LUẬN VĂN THẠC SĨ

Tp. Hồ chí minh, tháng 8 năm 2020


Cơng trình được hồn thành tại: Trường Đại học Bách Khoa – ĐHQG-HCM
Cán bộ hướng dẫn khoa học: TS Huỳnh Phú Minh Cường
Cán bộ chấm nhận xét 1: PGS. TS Đỗ Hồng Tuấn
...............................................................................................................................
Cán bộ chấm nhận xét 2: TS. Mai Linh
...............................................................................................................................
Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp. HCM
ngày 27 tháng 8 năm 2020
Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm:
1. Chủ tịch Hội đồng: GS.TS Lê Tiến Thường
2. Thư ký hội đồng: TS. Võ Quế Sơn
3. Phản biện 1: PGS. TS Đỗ Hồng Tuấn
4. Phản biện 2: TS. Mai Linh
5. Ủy viên: PGS. TS Võ Nguyễn Quốc Bảo

Xác nhận của Chủ tịch Hội đồng đánh giá LV và Trưởng Khoa quản lý chuyên
ngành sau khi luận văn đã được sửa chửa.
CHỦ TỊCH HỘI ĐỒNG

TRƯỞNG KHOA ĐIỆN-ĐIỆN TỬ


ĐẠI HỌC QUỐC GIA TP.HCM

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

TRƯỜNG ĐẠI HỌC BÁCH KHOA

Độc lập - Tự do - Hạnh phúc

NHIỆM VỤ LUẬN VĂN THẠC SĨ
Họ tên học viên :Nguyễn Hữu Luân .................................................. MSHV :1870380 .......
Ngày, tháng, năm sinh : 27/05/1995 .................................................. Nơi sinh : TP. HCM: .
Chuyên ngành :Kỹ thuật viễn thông .................................................. Mã số :8520208 .........
I.

TÊN ĐỀ TÀI :
NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TÍCH HỢP KHUẾCH ĐẠI CÔNG SUẤT 35W
CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHZ

II.

NHIỆM VỤ VÀ NỘI DUNG :


Nghiên cứu và tìm hiểu ảnh hưởng ký sinh của công nghệ III-V lên chất lượng tín hiệu.



Nghiên cứu về các kĩ thuật mở rộng băng thơng trong mạch tích hợp khuếch đại cơng
suất.



Ứng dụng kĩ thuật nghiên cứu được, vào việc thiết kế và mô phỏng mạch khuếch đại
công suất băng thông rộng cho hệ thống thông tin sub-6GHz.

III.

NGÀY GIAO NHIỆM VỤ : 10/02/2020 ......................................................................

IV.

NGÀY HOÀN THÀNH NHIỆM VỤ : 03/08/2020 .....................................................

V.

CÁN BỘ HƯỚNG DẪN :TS. Huỳnh Phú Minh Cường ...............................................

Tp. HCM, ngày 03 tháng 08 năm 2020
CÁN BỘ HƯỚNG DẪN

CHỦ NHIỆM BỘ MÔN ĐÀO TẠO

(Họ tên và chữ ký)

(Họ tên và chữ ký)

TRƯỞNG KHOA ĐIỆN-ĐIỆN TỬ
(Họ tên và chữ ký)


LỜI CẢM ƠN

I

LỜI CẢM ƠN
Để đi đến kết thúc quyển luận văn này, là sự đồng hành cùng thầy và các thành viên
trong RFICs lab. Do đó lời cảm ơn đầu tiên, xin giành cho người thầy Huỳnh Phú Minh Cường,
nếu khơng nhờ sự dạy bảo của thầy thì luận văn sẽ thiếu đi chiều sâu, và cũng cảm ơn thầy đã
cho cơ hội để có thể học hỏi và hồn thiện nghiên cứu của chính mình, được đồng hành cùng
thầy là một điều rất may mắn và đáng trân trọng.
Quá trình đo đạc và sử dụng các trang thiết bị của lab sẽ không thể nào thực hiện được
nếu không nhờ anh Thành Vinh, anh Công và em Kim, những người đã hỗ trợ hết mình. Cũng
cảm ơn những thành viên còn lại của RFICs lab, đã giúp đỡ và hỗ trợ trong những lúc khó khăn
nhất.
Ngồi ra cũng xin dành lời cảm ơn cho tiến sĩ Sanghun Lee, người đã đồng ý và giúp
đỡ tape-out cho những con chip này. Đây là may mắn cũng như là vinh dự khi được hợp tác
làm việc chung trong nghiên cứu lần này.
Tp. Hồ Chí Minh, ngày 03 tháng 8 năm 2020.
Học viên

Nguyễn Hữu Luân

Nguyễn Hữu Luân

TĨM TẮT LUẬN VĂN

II

TĨM TẮT LUẬN VĂN
Các hệ thống thơng tin hiện nay được triển khai trong đời sống thường hoạt động ở
băng tần sub-6 GHz, ví dụ như hệ thống wifi hoạt động ở 2 băng tần là 2.4 GHz và 5 GHz,
hệ thống vệ tinh satelite hoạt động ở băng tần (2-4 GHz), hệ thống mạng di động (850/900
MHz, 1.8 GHz), hệ thống mạng 5G sắp triển khai tới đây hoạt động ở băng tần 3.6-3.9 GHz.
Do đó nhu cầu về thiết kế một hệ thống phase array băng thông rộng là cấp thiết. Đứng trước
yêu cầu về tính cấp thiết của đề tài, Luận văn thực hiện thiết kế các khối thành phần của một
hệ thống phase-array hoàn chỉnh, bao gồm khối dịch pha, khối suy hao và khối khuếch đại
công suất. Cả ba khối này được thiết kế sử dụng công nghệ GaAs 250nm và GaN 450nm.
Khối suy hao có chức năng điều khiển biên độ tín hiệu, thơng qua việc đóng ngắt các
bit điều khiển. Dựa trên nhu cầu hệ thống, khối suy hao cung cấp mức suy hao tối đa 31.5
dB, với độ mịn là 0.5 dB. Trong đó đóng góp về tổn hao tín hiệu khơng q 3 dB, tuy nhiên
để tối ưu hóa tổn hao thì độ lệch pha được đánh đổi. Các kĩ thuật bù pha do ảnh hưởng từ ký
sinh cùng những đánh giá, được cân nhắc và so sánh. Cuối cùng thiết kế mạch suy hao được
đưa đi chế tạo để kiểm chứng các lý thuyết đưa ra. Kết quả đo đạc phù hợp với các kết quả
mô phỏng. Khối dịch pha có chức năng thay đổi pha của tín hiệu, cung cấp độ dịch pha lớn
nhất là 354.375𝑜 , với độ mịn là 5.625𝑜 . Ngược lại với khối suy hao, yêu cầu về độ chính
xác khi điều khiển pha được đặt lên hàng đầu, tuy nhiên tổn hao tín hiệu cũng cần được tối
ưu tốt nhất có thể. Tuy nhiên các kĩ thuật điều khiển pha cũng khơng thể đáp ứng được u
cầu về độ chính xác trong vùng băng thơng rộng, do đó thiết kế được tách ra và tối ưu ở hai
vùng tần số khác nhau. Kết quả đo đạc phù hợp với kết quả mô phỏng.
Khối khuếch đại công suất băng thông rộng sử dụng kĩ thuật phân tán, cho phép băng
thông được mở rộng, mà vẫn giữ được yêu cầu về công suất lớn. Tuy nhiên ảnh hưởng từ
các ký sinh từ công nghệ giới hạn khả năng hoạt động của mạch khuếch đại cơng suất, do

đó cần đánh giá và thay đổi để phù hợp. Ngoài ra yêu cầu về độ ổn định của mạch khuếch
đại cần phải đảm bảo, do đó đánh đổi với độ lợi của toàn hệ thống. Kết quả mô phỏng sau
khi mô phỏng trường điện từ EM cho thấy mạch đạt yêu cầu về công suất bão hịa ngõ ra
trong vùng băng thơng rộng. Thêm vào đó, khảo sát và đánh giá về khả năng tích hợp của
balun-on-chip dược đưa ra cho thấy giới hạn về công suất ngõ ra và băng thông của balun.

Nguyễn Hữu Luân


ABSTRACT

III
ABSTRACT

The communication systems nowadays almost operate in sub-6 GHz band, such as
the operating bandwidth of wifi is from 2.4-5 GHz, the satelite system operate from 2-4 GHz,
the mobile communication system operate from 850 MHz to 1.8 GHz. And recently, the 5G
system operate from 3.5-3.9 GHz,… Then, the need of broadband design of phase array
system for sub-6 GHz communication system is critical. With the urgency of the broadband
design, the dissertation concern on individual block, which are the basic components in
phase array systems, included phase shifter, attenuator, and power amplifier.
The digital step attenuator (DSA) is the basic block in phase array system which
control the amplitude. The designed DSA can attenuate total of 31.5 dB with the step of 0.5
dB. The most important in design of DSA is that the insertion loss is no more of 3 dB, and
also the phase error. Then the phase compensation techniques is applied to the attenuator
design are presented and compared. Finally, the measured results show that the low insertion
loss and wideband design are achieved, fitable with the simulation results. Also the results
show that comparable with the other attenuator’s products. The digital phase shifter (DPS)
is designed which has the maximum phase shift of 354.375𝑜 , with the step of 5.625𝑜 . In the
DPS design, the required of maximum phase error is critical. Although the compensation

technique is applied, the large of parasitic values cannot been fully controlled. Then the
proposed design is split into 2 sub-bands. All 2 measured results shown that the fine of phase
error, and reasonable of insertion loss. Also the results show that the comparable with other
products on market.
The wideband power amplifier using the technique of distrubuted amplifier to
enhance the product of bandwidth gain. Then the two single-ending PA is combined in
differential, to achieved the 35W of saturated output power. In the design of wideband PA,
the limit of technology will hinder the gain and bandwidth. Also the need of stability must
be achieved in all condition of operating. The requried of stability will trade-off with gain
also. Finally, the balun design is presented to survey and check the ability of integrated with
PA.

Nguyễn Hữu Luân


LỜI CAM ĐOAN

IV
LỜI CAM ĐOAN

Tôi tên Nguyễn Hữu Luân là học viên cao học chuyên ngành kĩ thuật Điện tử - Viễn
Thơng, khóa 2018, tại Đại học Quốc gia thành phố Hồ Chí Minh – Trường Đại học Bách
Khoa. Tơi xin cam đoan những nội dung sau đều là sự thật: (i) Cơng trình nghiên cứu này
hồn tồn do chính tơi thực hiện; (ii) Các tài liệu và trích dẫn trong luận văn này được tham
khảo từ các nguồn thực tế, có uy tín và độ chính xác cao; (iii) Các số liệu và kết quả của
cơng trình này được tôi tự thực hiện một cách độc lập và trung thực.
TP. Hồ Chí Minh, ngày 03 tháng 08 năm 2020
Học viên

Nguyễn Hữu Luân

Nguyễn Hữu Luân


MỤC LỤC

V

MỤC LỤC
LỜI CẢM ƠN ..................................................................................................................................... i
TÓM TẮT LUẬN VĂN .................................................................................................................... ii
ABSTRACT ...................................................................................................................................... iii
LỜI CAM ĐOAN ............................................................................................................................. iv
MỤC LỤC.......................................................................................................................................... v
DANH MỤC HÌNH ........................................................................................................................ viii
DANH MỤC BẢNG ......................................................................................................................... xi
DANH MỤC CÁC TỪ VIẾT TẮT ................................................................................................. xii
Chương 1 GIỚI THIỆU VÀ TỔNG QUAN ĐỀ TÀI ........................................................................ 1
1.1 Bối cảnh công nghệ hiện nay ................................................................................................... 1
1.2 Sự phát triển của công nghệ vi mạch bán dẫn .......................................................................... 2
1.3 Phạm vi nghiên cứu và cấu trúc luận văn................................................................................. 4
1.3.1 Về phạm vi nghiên cứu ...................................................................................................... 4
1.3.2 Về cấu trúc luận văn ........................................................................................................... 4
Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO
CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz ................................................................................... 5
2.1 Giới thiệu chung ....................................................................................................................... 5
2.2 Thiết kế mạch suy hao đa tầng cho hệ thống thông tin sub-6 GHz .......................................... 6
2.2.1 Cơ sở lý thuyết và yêu cầu kĩ thuật cho mạch suy hao đa tầng .......................................... 6
2.2.2 Vấn đề lệch pha khi thiết kế khối suy hao ........................................................................ 10
2.2.3 Vấn đề ký sinh trong layout đối với mạch suy hao đa tầng.............................................. 13

2.2.4 So sánh giữa kết quả mô phỏng và kết quả đo đạc ........................................................... 17
2.3 Phân tích, thiết kế mạch dịch pha đa tầng cho hệ thống thông tin sub-6 GHz ....................... 21
2.3.1 Cơ sở lý thuyết và yêu cầu kĩ thuật cho mạch dịch pha đa tầng....................................... 21
2.3.2 Vấn đề đánh đổi giữa phase error và độ suy hao .............................................................. 25
2.3.3 So sánh giữa kết quả mô phỏng và đo đạc ....................................................................... 30
2.4 Kết luận .................................................................................................................................. 33

Nguyễn Hữu Luân


MỤC LỤC

VI

Chương 3 PHÂN TÍCH VÀ THIẾT KẾ MẠCH KHUẾCH ĐẠI CÔNG SUẤT CHO HỆ THỐNG
THÔNG TIN SUB-6 GHz ............................................................................................................... 34
3.1 Giới thiệu chung ..................................................................................................................... 34
3.1.1 Các yếu tố giới hạn băng thông của một mạch khuếch đại .............................................. 35
3.1.2 Các kiến trúc mạch khuếch đại cơng suất có băng thông rộng ........................................ 38
3.1.3 Lựa chọn kiến trúc thiết kế và yêu cầu kĩ thuật................................................................ 41
3.2 Cơ sở lý thuyết xây dựng mạch khuếch đại phân tán............................................................. 43
3.2.1 Giới hạn theo lý thuyết mạch khuếch đại phân tán .......................................................... 43
3.2.2 Các đề xuất cải tiến thiết kế mạch khuếch đại phân tán ................................................... 48
3.3 Thiết kế mạch khuếch đại công suất phân tán 35W ............................................................... 50
3.3.1 Vấn đề về giới hạn đường dây truyền sóng ...................................................................... 50
3.3.2 Vấn đề về khả năng chịu dòng tối đa của cuộn cảm ........................................................ 53
3.3.3 Vấn đề về tính ổn định của mạch khuếch đại công suất ................................................... 55
3.3.4 Kết quả Layout và post-layout mạch khuếch đại phân tán............................................... 59
3.3.5 Mạch khuếch đại công suất vi sai..................................................................................... 63
3.3.6 Thiết kế tích hợp mạch Balun .......................................................................................... 65

3.4 Kết luận .................................................................................................................................. 70
Chương 4 KẾT LUẬN ..................................................................................................................... 72
4.1 Tóm tắt và kết luận chung ...................................................................................................... 72
4.1.1 Những thách thức đã được giải quyết .............................................................................. 72
4.1.2 Những đóng góp mới của Luận văn ................................................................................. 72
4.1.3 Những mặt hạn chế........................................................................................................... 73
4.2 Hướng phát triển .................................................................................................................... 73
DANH MỤC CÁC CÔNG TRÌNH KHOA HỌC ........................................................................... 75
TÀI LIỆU THAM KHẢO................................................................................................................ 76
PHỤ LỤC A. PHÂN TÍCH TỔN HAO VÀ ĐỘ LỆCH PHA CỦA CÁC CÁCH MẮC CƠ BẢN 81
A.1 Linh kiện mắc ở dạng nối tiếp ............................................................................................... 81
A.1.1 Với Z là tụ C .................................................................................................................... 81
A.1.2 Với Z là cuộn L ............................................................................................................... 82
A.2 Linh kiện mắc ở dạng Shunt.................................................................................................. 82
A.2.1 Với Y là tụ C ................................................................................................................... 82

Nguyễn Hữu Luân


MỤC LỤC

VII

A.2.2 Với Y là cuộn L ............................................................................................................... 83
A.3 Ghép các linh kiện trở mạch suy hao loại π/T ....................................................................... 84
PHỤ LỤC B. MẠCH KHUẾCH ĐẠI PHÂN TÁN ........................................................................ 87
B.1 Phân tích các đặc tính cơ bản của đường dây truyền sóng nhân tạo ..................................... 87
B.1.1 Đường dây gate-line ........................................................................................................ 87
B.1.1.1 Trở kháng đặc tính 𝑍𝑔 ............................................................................................. 87
B.1.1.2 Hằng số lan truyền 𝜸𝑮 ............................................................................................. 88

B.1.1.3 Băng thông 𝝎𝑮 ........................................................................................................ 88
B.1.2 Đường dây drain-line ....................................................................................................... 89
B.1.2.1 Trở kháng đặc tính 𝑍𝑑 ............................................................................................. 89
B.1.2.2 Hằng số lan truyền 𝜸𝒅 ............................................................................................. 90
B.2 Phân tích tín hiệu áp trên đường dây Gate Line .................................................................... 91
B.2.1 Tín hiệu áp vào mỗi tầng ................................................................................................. 91
B.2.2 Tín hiệu áp vào mỗi linh kiện .......................................................................................... 91
B.2.3 Điều kiện của q ................................................................................................................ 92
B.2.4 Tóm tắt đặc tính áp trên đường gate-line ......................................................................... 92
B.3 Phân tích tín hiệu dịng trên đường Drain Line ..................................................................... 92
B.3.1 Dòng ngõ ra của mỗi FET (𝐼𝑘) ....................................................................................... 92
B.3.2 Tín hiệu dịng ở ngõ ra mỗi tầng 𝐼𝑜𝑢𝑡(𝑘) ....................................................................... 93
B.3.3 Tóm tắt đặc tính dịng trên đường drain-line ................................................................... 94
B.4 Công suất phản xạ và cơng suất tới ....................................................................................... 95
Tín hiệu dịng bị phản xạ ........................................................................................................... 95
B.4.1 Tín hiệu dịng truyền tới .................................................................................................. 96
B.5 Bảng tổng kết......................................................................................................................... 97
LÝ LỊCH TRÍCH NGANG .............................................................................................................. 99

Nguyễn Hữu Luân


DANH MỤC HÌNH

VIII
DANH MỤC HÌNH

Hình 1-1 Mơ tả tổng qt cho các kiến trúc hệ thống thu phát băng thông rộng .....................................1
Hình 1-2 Mơ tả tổng quan kiến trúc thu phát cho các hệ thống thơng tin sub-6 GHz..............................2
Hình 1-3 Mối quan hệ giữa cơng suất bão hịa với các cơng nghệ vi mạch theo tần số [3] .....................3

Hình 2-1 Sơ đồ tổng quan về hệ thống phase array [5] ............................................................................5
Hình 2-2 Một số cấu trúc thường gặp của mạch DSA. (a) cấu trúc phân tán, (b) cấu trúc Switched-path,
(c) Cấu trúc Switched loại T và(d) cấu trúc swithced loại 𝛑....................................................................7
Hình 2-3 Mạch suy hao dạng T, và sơ đồ tương đương của mạch khi (a) ở trạng thái reference, (b) ở
trạng thái suy hao .....................................................................................................................................8
Hình 2-4 Mạch suy hao dạng 𝛑, và sơ đồ tương đương của mạch khi (a) ở trạng thái reference, (b) ở
trạng thái suy hao .....................................................................................................................................9
Hình 2-5 Mạch reduced T-type giúp giảm tổn hao tín hiệu ...................................................................10
Hình 2-6 So sánh tổn hao tín hiệu và khả năng phối hợp trở 50𝛀 của 2 cấu trúc reduced T và mạch T
thơng thường ..........................................................................................................................................10
Hình 2-7 Mạch modified T-type giúp cân bằng pha giữa hai trạng thái hoạt động ...............................11
Hình 2-8 So sánh tổn hao tín hiệu và độ lệch pha của mạch hình T và mạch ghép ...............................12
Hình 2-9 Mơ hình mạch switched path ..................................................................................................12
Hình 2-10 kết quả mơ phỏng tổn hao tín hiệu và độ lệch pha của mạch switched path.........................13
Hình 2-11 Sơ đồ cắt lớp của cơng nghệ GaAs 250 nm [24] ..................................................................14
Hình 2-12 Thiết kế mạch suy hao 0.5 dB ở dạng (a) schematic, (b) schematic với model interconnect,
(c) fully layout ........................................................................................................................................15
Hình 2-13 Kết quả so sánh tổn hao tín hiệu và độ lệch pha của tầng suy hao 0.5dB .............................15
Hình 2-14 Thiết kế và sắp xếp 6 tầng của mạch suy hao .......................................................................16
Hình 2-15 Chip suy hao đa tầng (a) sau khi được chế tạo và (b) bản layout thiết kế (2 mm x 4 mm)..17
Hình 2-16 Kết nối giữa board điều khiển và board chip ........................................................................18
Hình 2-17 Cấu hình thực hiện đo đạc on-wafer với mạch DSA ............................................................18
Hình 2-18 Kết quả đo đạc và post-layout ...............................................................................................19
Hình 2-19 Hai mạng kiến trúc phổ biến trong mạch dịch pha (a) mạng nhúng hình T, (b) mạch switched
path .........................................................................................................................................................22
Hình 2-20 Sơ đồ mạch all-pass ở trạng thái reference và trạng thái phase-shift ....................................22
Hình 2-21 Cấu trúc mạch modified embeded FET ................................................................................23

Nguyễn Hữu Luân

DANH MỤC HÌNH

IX

Hình 2-22 cấu trúc thiết kế mạch reduced phase shift ...........................................................................24
Hình 2-23 cấu trúc mạng thơng thấp/thơng cao .....................................................................................25
Hình 2-24 ghép các tầng dịch pha trên schematic ..................................................................................25
Hình 2-25 Các kết quả mô phỏng schematic ứng với testbench trong Hình 2-24..................................26
Hình 2-26 Cấu trúc switch path sử dụng các tầng all pass .....................................................................26
Hình 2-27 Kết quả so sánh giữa cấu trúc hai tầng APN, và ba tầng LP/HP ..........................................27
Hình 2-28 Kết quả mơ phỏng ghép nối nhiều tầng với cấu trúc mới all-pass ........................................27
Hình 2-29 Testbench kiểm tra chất lượng cuộn cảm schematic và sau khi mô phỏng EM ...................28
Hình 2-30 Bản layout đầu tiên của mạch dịch pha (kích thước 6.3 x 1.8 𝐦𝐦𝟐). .................................29
Hình 2-31 Kết quả post layout sau khi trích xuất ký sinh Hình 2-30 .....................................................29
Hình 2-32 Layout hồn chỉnh của mạch dịch pha (DPS) và chip thành phẩm tương ứng của band 1 (2.44 GHz) và band 2 (4-6 GHz) ..................................................................................................................30
Hình 2-33 So sánh kết quả mô phỏng và kết quả đo đạc của hai chip DPS Band 1, Band 2 .................31
Hình 3-1 Mạch khuếch đại sử dụng công nghệ các ống chân khơng được chế tạo năm 1950. [21] .....34
Hình 3-2 Sơ đồ tín hiệu nhỏ của một transistor đơn giản.......................................................................35
Hình 3-3 Testbench xác định tần số cắt 𝐟𝐓 ............................................................................................36
Hình 3-4 Cấu trúc của mạch khuếch đại thơng thường ..........................................................................37
Hình 3-5 Đáp ứng tần số của mạch phối hợp trở kháng lý tưởng. .........................................................37
Hình 3-6 MMIC Power amplifier (a) [31], và (b) [33] ..........................................................................38
Hình 3-7 Mạch khuếch đại cơng suất phân tán ......................................................................................39
Hình 3-8 (a)4-19 GHz NDPA [39] (b) 1.5-17 GHz NDPA[40] .............................................................40
Hình 3-9 Cấu trúc một mạch NDPA ......................................................................................................40
Hình 3-10 Sơ đồ công suất cho mạch khuếch đại công suất vi sai.........................................................42
Hình 3-11 (a) Cấu trúc của đường dây nhân tạo, (b) cấu trúc một đơn vị hình T ..................................44
Hình 3-12 Cấu trúc đơn vị của đường dây gate-line và drain-line .........................................................45
Hình 3-13 Sơ đồ tín hiệu nhỏ AC của mạch khuếch đại phân tán .........................................................47

Hình 3-14 Sơ đồ tín hiệu nhỏ của cấu trúc đề xuất ................................................................................48
Hình 3-15 Mặt cắt các lớp trong cơng nghệ GaN 450nm ......................................................................50
Hình 3-16 Giới hạn hấp thụ ký sinh của đường dây truyền sóng. (a) trở kháng đặc tính 𝒁𝒐, (b) phase của
trở kháng ngõ ra. ....................................................................................................................................51
Hình 3-17 Testbench so sánh giữa hai cấu trúc sử dụng cuộn cảm và đường dây truyền sóng. ............52

Nguyễn Hữu Luân


DANH MỤC HÌNH

X

Hình 3-18 So sánh kết quả dùng đường dây truyền sóng và dùng cuộn cảm.........................................53
Hình 3-19 Giá trị điện cảm tối đa có thể thiết kế ứng với các độ rộng khác nhau của cuộn cảm ..........54
Hình 3-20 Sơ đồ tín hiệu nhỏ với thành phần tụ 𝑪𝒈𝒅 (a) và sơ đồ phân tích trở kháng ngõ vào 𝒁𝒊𝒏 (b)
................................................................................................................................................................55
Hình 3-21 Testbench hồn chỉnh mạch khuếch đại phân tán .................................................................57
Hình 3-22 Kết quả mơ phỏng return loss 𝑺𝟏𝟏 và 𝑺𝟐𝟐 theo tần số và điều kiện phân cực của thiết kế 8
tầng trong Bảng 3-6 ................................................................................................................................58
Hình 3-23 Kết quả mô phỏng hệ số phản xạ 𝑺𝟏𝟏 và 𝑺𝟐𝟐 khi giảm các giá trị trở 𝑹𝒔𝒕𝒂𝒃 xuống cịn 𝟒𝟎𝛀.
................................................................................................................................................................58
Hình 3-24 Layout mạch khuếch đại công suất phân tán cân bằng (4500 x 2000 𝝁𝒎𝟐) ........................60
Hình 3-25 Mơ phỏng return loss S(1,1) và S(2,2) với nhiều điều kiện hoạt động .................................60
Hình 3-26 Kết quả mơ phỏng thơng số S, và dịng tiêu thụ của mạch ...................................................61
Hình 3-27 Kết quả mơ phỏng tín hiệu lớn..............................................................................................62
Hình 3-28 Testbench mạch khuếch đại vi sai với mạch UDPA .............................................................63
Hình 3-29 So sánh hiệu suất PAE và khả năng triệt hài bậc hai của mạch UDPA và mạch vi sai ........64
Hình 3-30 Kết quả tín hiệu lớn của mạch khuếch đại vi sai...................................................................64
Hình 3-31 Balun-off-Chip trên thị trường ..............................................................................................65

Hình 3-32 Sơ đồ (a) mạch direct coupler và (b) mạch marchand Balun ................................................66
Hình 3-33 Thiết kế mạch balun-on-chip ................................................................................................68
Hình 3-34 Khả năng hoạt động của Balun. ............................................................................................68
Hình 3-35 Testbench mạch khuếch đại cơng suất vi sai với balun-on-chip ...........................................69
Hình 3-36 Kết quả mơ phỏng mạch khuếch đại vi sai với balun-on-chip ..............................................69
Hình A-1 Sơ đồ linh kiện ở hai dạng mắc cơ bản (a) mắc nối tiếp và (b) mắc shunt ............................81
Hình A-2 Hai mơ hình cơ bản của mạch suy hao (𝛑/𝐓) .......................................................................84
Hình B-1 Cấu trúc đơn vị đường dây gate-line ......................................................................................87
Hình B-2 Sơ đồ cấu hình tổng quát mạch phân tán 1.............................................................................91
Hình B-3 Sơ đồ dòng phản xạ và dòng tới .............................................................................................95

Nguyễn Hữu Luân


DANH MỤC BẢNG

XI
DANH MỤC BẢNG

Bảng 2-1 Yêu cầu kĩ thuật với chip suy hao ............................................................................................6
Bảng 2-2 Bộ giá trị trở theo lý thuyết ứng với các mức suy hao .............................................................9
Bảng 2-3 Tổng kết thiết kế của các tầng suy hao. ..................................................................................13
Bảng 2-4 So sánh giữa chip suy hao với các chip khác trên thị trường .................................................20
Bảng 2-5 Yêu cầu kĩ thuật với chip dịch pha .........................................................................................21
Bảng 2-6 Bảng so sánh thiết kế hai chip dịch pha với các chip thương mại ..........................................32
Bảng 3-1 Yêu cầu kĩ thuật đối với mạch khuếch đại công suất băng thông rộng ..................................42
Bảng 3-2 Yêu cầu kĩ thuật đối với mạch khuếch đại phân tán đơn cực .................................................43
Bảng 3-3 Giá trị ký sinh ứng với các linh kiện tại tần số 6 GHz, Pin=25 dBm .....................................46
Bảng 3-4 Giới hạn thực tế các đường kim loại của cơng nghệ GaN 450nm ..........................................51
Bảng 3-5 Mơ tả kích thước vật lý của các linh kiện trong Hình 3-17 ....................................................52

Bảng 3-6 Khảo sát số lượng các tầng khuếch đại với giá trị linh kiện đã được tối ưu trên schematic...54
Bảng 3-7 Bảng giá trị các linh kiện sau khi tối ưu mạch. ......................................................................59
Bảng 3-8 Bảng tóm tắt kết quả post-layout của mạch khuếch đại phân tán đơn cực .............................62
Bảng 3-9 Bảng tóm tắt kết quả post-layout của mạch khuếch đại phân tán vi sai .................................65
Bảng A-1 Tóm tắt ảnh hưởng về tổn hao, độ lệch pha của các dạng mắc .............................................83
Bảng A-2 tóm tắt các thơng số thiết kế cho mạng trở 𝛑/𝐓 ....................................................................85
Bảng B-1 Tóm tắt các đặc tính của đường dây nhân tạo gate-line và drain-line ...................................90
Bảng B-2 Điện áp vào của các tầng .......................................................................................................91
Bảng B-3 Tóm tắt đặc tính áp trên đường gate-line ...............................................................................92
Bảng B-4 tóm tắt tín hiệu dịng trên đường drain-line ...........................................................................94
Bảng B-5 Bảng tổng kết các tham số thiết kế ........................................................................................97

Nguyễn Hữu Luân


DANH MỤC TỪ VIẾT TẮT

XII

DANH MỤC CÁC TỪ VIẾT TẮT
Giải nghĩa

Từ viết tắt
ADS

Advanced design system

DPA

Distributed Power amplifier

UDPA

Uniform distributed Power Amplifier

NDPA

Non uniform distributed power amplifier

IL

Insertion Loss

IRL

Input return loss

HEMT

High electron mobility transistor

EM

Electro-magnetic

ESD

Electro static discharge

ORL

Output return loss

PDK

Process Design Kit

Nguyễn Hữu Luân


CHƯƠNG 1

1

Chương 1 GIỚI THIỆU VÀ TỔNG QUAN ĐỀ TÀI
1.1 Bối cảnh công nghệ hiện nay
Khi hệ thống mạng 5G ra đời và phát triển mạnh mẽ, cùng với các phổ tần số và hệ
thống chuẩn mới, đã đem lại nhiều thách thức trong việc hiện thực hóa các thiết bị đầu cuối.
Và trong tương lai khi mạng viễn thông ngày càng phát triển, thì kiến trúc của các máy thu
phát cũng ngày càng tinh vi và phức tạp hơn.
Và như sự phát triển tất yếu trong kiến trúc thu phát, yêu cầu về một hệ thống có khả
năng hoạt động trong nhiều miền tần số và nhiều chế độ hoạt động trở thành xu hướng mới
trong hệ thống viễn thơng [1]. Hình 1-1 bên dưới trình bày sơ đồ tổng quan một kiến trúc
thu phát băng thông rộng, trong đó sử dụng nhiều module off-chip có khả năng tinh chỉnh
(tunable) để thay đổi tần số hoạt động của toàn hệ thống.
CMOS IC

Multi-chip-module
Switches

Tunable matching

Receiver
Frac-N
PLL

Tunable filter

Power Amplifier

Transmitter

Hình 1-1 Mơ tả tổng quát cho các kiến trúc hệ thống thu phát băng thông rộng
Tuy nhiên việc nhúng càng nhiều các module off-chip khiến cả hệ thống trở nên cồng
kềnh, ngoài ra trong quá trình hoạt động ở tần số cao, sự mất phối hợp giữa các module gây
tổn hao và sái dạng tín hiệu. Sự mất phối hợp này càng nghiêm trọng hơn khi càng nhiều
module được nhúng. Thách thức đặt ra khi yêu cầu về một hệ thống thu phát nhỏ gọn và sử
dụng ít các module nhất có thể. Điều này dẫn đến xu hướng tích hợp tất cả module trên chip.

Nguyễn Hữu Luân


CHƯƠNG 1

2

Thách thức này đòi hỏi các module chức năng phải được thiết kế có đáp ứng tần số
rộng để hỗ trợ thu phát cho những hệ thống chip multi-mode/multi-band mà không đánh đổi
quá nghiêm trọng với các thông số hệ thống khác. Hình 1-2 bên dưới mơ tả một kiến trúc
thu phát tổng quan cho các hệ thống thông tin sub-6 GHz, trong đó module khuếch đại cơng

suất được thiết kế có băng thơng lớn với trở kháng chuẩn hóa 50Ω, do đó loại bỏ được các
module hỗ trợ phối hợp trở kháng vào ra.
Phase
Shifter

CMOS
Transceiver

LNA,PA,T/R Switch module
Driver Attenuator PA module

Transmit Chain

To antenna
Array

LNA-2-stage

Hình 1-2 Mơ tả tổng quan kiến trúc thu phát cho các hệ thống thông tin sub-6 GHz
Xu hướng thiết kế các module công suất băng thông rộng không chỉ xuất hiện trong
các hệ thống viễn thông, mà còn được ứng dụng trong các hệ thống radar, hệ thống truyền
thông vũ trụ, và làm thiết bị gây nhiễu trong các hệ thống quân sự [2].
Trong thực tế giới hạn băng thông ảnh hưởng rất lớn từ các công nghệ chế tạo. Với
một công nghệ chế tạo cho trước, thì tích 𝐺𝑎𝑖𝑛 ⋅ 𝐵𝑊 là một hằng số [3], do đó khi băng
thơng được chú trọng trong q trình thiết kế, thì về tổng thể độ lợi tồn mạch giảm, và công
suất ngõ ra không đạt yêu cầu của hệ thống. Tuy nhiên cùng một công nghệ, sự đánh đổi về
độ lợi và băng thông khác nhau tùy vào kiến trúc mạch được sử dụng và kinh nghiệm của
người thiết kế.

1.2 Sự phát triển của công nghệ vi mạch bán dẫn

Sự phát triển của công nghệ vi mạch bán dẫn, là một trong những yếu tố đóng góp sự
thành công trong việc phát triển hệ thống thông tin ngày nay. Đặc biệt với sự phát triển của
nhóm cơng nghệ bán dẫn III-V, bao gồm các công nghệ InP, GaAs, và GaN, đã mở ra những
ứng dụng mới trong các hệ thống cao tần công suất lớn. giúp mở rộng phát triển hệ thống
thông tin viễn thông.

Nguyễn Hữu Luân


CHƯƠNG 1

3

Hình 1-3 dưới đây được xây dựng bằng cách tổng hợp hơn 3000 bài báo mạch PA từ
các hội nghị và tạp chí [3], sử dụng phương pháp thống kê để xây dựng giới hạn cơng suất
bão hịa ngõ ra ứng với các công nghệ chế tạo, giúp định hướng, lựa chọn công nghệ phù
hợp với ứng dụng và băng tần thiết kế.

GaN
GaAs

LDMOS

CMOS
InP
SiGe

Hình 1-3 Mối quan hệ giữa cơng suất bão hịa với các cơng nghệ vi mạch theo tần số
[3]
Theo sơ đồ Hình 1-3, cho thấy cơng nghệ GaN phù hợp với các ứng dụng khuếch đại

công suất lớn khi có khả năng đạt được cơng suất bão hịa trên 40 dBm (10W) trên vùng
băng thơng rộng (DC-50 GHz). Trong khi đó, cơng nghệ CMOS có lợi thế về giá thành chế
tạo, và phù hợp với các ứng dụng cần công suất tiêu thụ thấp, khả năng chuyển mạch nhanh.
Tuy nhiên khơng thể đẩy cơng suất bão hịa lên hơn 40 dBm. Đánh giá trên tiêu chí cơng
suất bão hịa, thì cơng nghệ GaAs thấp hơn GaN, nhưng vẫn duy trì được cơng suất ngõ ra
hơn 40 dBm tại 10 GHz. Do đó cơng nghệ GaAs vẫn được sử dụng cho các ứng dụng cơng
suất, ngồi ra tần số hoạt động của GaAs cao, phù hợp cho các ứng dụng băng thơng rộng.
Dựa trên các phân tích trên, cơng nghệ III-V có ưu điểm vượt trội về cơng suất bão
hịa ngõ ra, và có vùng tần số hoạt động rộng. Do đó chi phí chế tạo thường đắt đỏ hơn so
với công nghệ CMOS. Các nội dung nghiên cứu được trình bày dưới đây sử dụng cơng nghệ
III-V của hãng Win Semiconductor.
Nguyễn Hữu Luân


CHƯƠNG 1

4

1.3 Phạm vi nghiên cứu và cấu trúc luận văn
1.3.1 Về phạm vi nghiên cứu
Mục tiêu của luận văn gồm hai phần chính: thứ nhất nghiên cứu và tìm hiểu về ảnh
hưởng từ công nghệ III-V đến chất lượng của tín hiệu, thứ hai là ứng dụng cơng nghệ III-V
trong việc giải quyết bài toán 𝐺𝑎𝑖𝑛 ⋅ 𝐵𝑊 của mạch khuếch đại công suất siêu cao tần.
Dựa trên những mục tiêu được đề ra, phạm vi nghiên cứu của luận văn đối với phần
đầu tiên là thiết kế, mô phỏng, layout, post-layout và gửi đi chế tạo hai mạch passive cơ bản
(mạch suy hao và mạch dịch pha). Phần thứ 2 cũng là mục tiêu chính của luận văn, sử dụng
các kinh nghiệm thu được, ứng dụng vào thiết kế, mô phỏng, layout và post-layout mạch
khuếch đại công suất băng thông rộng cho hệ thống thông tin sub-6 GHz.
Về phương tiện nghiên cứu, luận văn sử dụng công cụ mô phỏng ADS (Advanced
design system) để thực hiện mô phỏng và layout.

1.3.2 Về cấu trúc luận văn
Nội dung nghiên cứu gồm các chương sau, Chương 2 trình bày quá trình thiết kế vi
mạch sử dụng công nghệ III-V, ứng dụng cụ thể với hai khối điều khiển biên độ và pha của
một tín hiệu. Các phép so sánh giữa kết quả mô phỏng và kết quả đo đạc được tổng hợp và
trình bày. Từ đó phần kết của chương đưa ra các kinh nghiệm và giới hạn trong việc thiết kế
mạch tích hợp.
Chương 3 trình bày các nghiên cứu, đánh giá và lựa chọn cấu trúc phù hợp cho mạch
khuếch đại công suất băng thông rộng trong hệ thống thông tin sub- 6 GHz. Đồng thời thực
hiện thiết kế, mô phỏng layout và post-layout. Ngoài ra việc thiết kế mạch balun-on-chip
cũng được trình bày nhằm đánh giá khả năng tích hợp với mạch khuếch đại cơng suất.
Chương 4 trình bày những thách thức trong vi mạch đã được giải quyết, cũng như
những mặt hạn chế trong quá trình nghiên cứu, ngoài ra hướng phát triển tiếp theo của đề tài
cũng được đề xuất.

Nguyễn Hữu Luân


CHƯƠNG 2

5

Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY
HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG
THÔNG TIN SUB-6 GHz
2.1 Giới thiệu chung
Hiện nay sự bùng nổ của hệ thống thông tin, và sự gia tăng mạnh mẽ số lượng các kết
nối di động đã mang lại lợi ích vô cùng lớn cho sự phát triển của thành phố, đi kèm theo đó
cũng là những thách thức mới khi hệ thống mạng viễn thông ngày càng phức tạp và tinh vi
hơn, điều này đã thúc đẩy và thu hút rất nhiều nghiên cứu về các giải pháp mạng viễn thơng.

Trong đó phase array được xem như là một giải pháp trọng yếu đáp ứng được nhu cầu sử
dụng to lớn trong mạng di động ngày nay. Hình 2-1 bên dưới mô tả tổng quan về hệ thống
phase array.

Attenuator

Phase
shifter

Attenuator

Phase
shifter

Antenna
element

RF
transmitter

Antenna
element

Phase array system

Hình 2-1 Sơ đồ tổng quan về hệ thống phase array [5]
Hệ thống phase array về cơ bản gồm hai module chính là module attenuator và module
phase shifter tương ứng với chức năng điều khiển biên độ và pha của tín hiệu cần truyền.
Tuy nhiên như đã đề cập trong Chương 1, hệ thống phase array không nằm trong mục tiêu
mà luận văn hướng tới, mà tập trung vào qui trình thiết kế vi mạch sử dụng cơng nghệ mới

III-V, tạo bước đệm trong việc phát triển thiết kế mạch khuếch đại ở Chương 3.

Nguyễn Hữu Luân


CHƯƠNG 2

6

Do đó mượn bối cảnh tổng quan về hệ thống phase array, Chương 2 tập trung trình
bày thiết kế hai mạch passive cơ bản, bao gồm mạch suy hao và mạch dịch pha đa tầng.

2.2 Thiết kế mạch suy hao đa tầng cho hệ thống thông tin sub-6 GHz
2.2.1 Cơ sở lý thuyết và yêu cầu kĩ thuật cho mạch suy hao đa tầng
Đặt trong bối cảnh hệ thống phase array, mạch suy hao phải được thiết kế với nhiều
mức điều khiển giúp biên độ của tín hiệu có thể thay đổi một cách linh động. Về yêu cầu kĩ
thuật, nghiên cứu thực hiện khảo sát thông số các con chip trên thị trường và đưa ra bộ yêu
cầu thông số kĩ thuật như sau.
Bảng 2-1 Yêu cầu kĩ thuật với chip suy hao
No

Thông số

Units

Min

Typ

Max

1

Operating frequency range

GHz

2

4

6

2

Insertion Loss (IL)

dB

4.3

4.5

3

Attenuation Range

dB

4

Attenuation Step

dB

0.5

5

Attenuation Accuracy

dB

±(0.4+4% of state)

6

Phase Variation over all states

deg

10

7

RMS Attenuation error

dB

0.3

8

Input Return Loss (IRL)

dB

10

12

9

Output Return Loss (ORL)

dB

15

17

10

Interface condition

0

31.5

Zo=50 Ω

Dựa trên yêu cầu về độ suy hao tối đa và độ mịn của mỗi lần chuyển trạng thái, số
bit điều khiển cần thiết kế là 6 bits tương ứng với 6 tầng suy hao lần lượt là 0.5 dB; 1 dB; 2
dB; 4 dB; 8 dB và 16 dB. Với 6 bits điều khiển, tổng cộng có 26 = 64 trạng thái suy hao.
Độ suy hao lớn nhất đạt được là 31.5 dB, và độ suy hao nhỏ nhất là 0.5 dB, tuy nhiên trong
thực tế tổn hao tín hiệu đến từ sự phi lý tưởng của các linh kiện, do đó tối ưu để giảm thiểu
lượng tổn hao này là ưu tiên hàng đầu, khảo sát các chip thương mại thì độ tổn hao tối đa là
4.5 dB. Ngồi ra chức năng chính của mạch suy hao là điều khiển biên độ tín hiệu cần truyền,
do đó độ lệch pha gây ra bởi mạch suy hao cũng cần được tối ưu nhỏ nhất có thể. Khảo sát
các bài báo hiện nay, với mạch suy hao passive có tổng cộng bốn loại cấu trúc [5], được thể
hiện trong Hình 2-2.
Nguyễn Hữu Luân


CHƯƠNG 2

7
Through

Through
Tlin 1

Tlin 2

Tlin n-1

Tlin n

In

In
Out

Rp

Out

Rp

Resistive
network

(a)

Resistive
network
(b)

RL
NVctrl

RL
NVctrl

M1
In

R1

R2

M1

Out

R1

Out

In
RL

RL

RL

M2
Vctrl

R2

R3

(c)

Vctrl

R3

(d)

Hình 2-2 Một số cấu trúc thường gặp của mạch DSA. (a) cấu trúc phân tán, (b) cấu
trúc Switched-path, (c) Cấu trúc Switched loại T và(d) cấu trúc swithced loại 𝛑
Cấu trúc phân tán (distributed) sử dụng lý thuyết của các đường dây truyền sóng, kết
hợp với các tải varistor, có ưu điểm về băng thông rộng, và độ tổn hao nhỏ nhất do không
chứa linh kiện trên đường tín hiệu chính. Tuy nhiên giá trị suy hao lớn nhất mà cấu trúc này
mang lại chỉ đạt được 10-15 dB [6], [7], không phù hợp với yêu cầu về lượng suy hao lớn
nhất là 31.5 dB. Ngoài ra việc sử dụng các đường dây truyền sóng với tần số hoạt động nhỏ,
thì kích thước đường dây dài không phù hợp với mục tiêu thiết kế chip [5].
Cấu trúc Switched-path tạo ra hai nhánh through và nhánh suy hao, được điều khiển
bởi SPDT (Single pole double throw) Switches. Với lợi thế của hai đường tín hiệu riêng lẻ,
độ suy hao của mỗi trạng thái được điều khiển chính xác, với độ lệch pha thấp. Tuy nhiên
việc chèn thêm hai SPDT switches ở ngõ vào và ra, gây ra tổn hao tín hiệu lớn.
Lợi thế ở cấu trúc 𝜋/𝑇 thì cũng giống cấu trúc Switched-path, như độ sai lệch trong
suy hao và lệch pha nhỏ, ngoài ra do chỉ chứa một switch trên nhánh tín hiệu chính nên tổn
hao tín hiệu cũng nhỏ hơn. Tuy nhiên việc nhúng switch vào mạch, đã biến các switches trở
thành một phần của mạch suy hao, điều này khiến mạch suy hao trở nên sai lệch hơn ở tần
số cao, do đặc tính ký sinh của các switches gây ra. Đặc biệt ở các tầng suy hao lớn, thì giới
hạn về băng thông của cấu trúc này càng rõ ràng.
Xu hướng thiết kế mạch suy hao trong những năm gần đây đều tập trung vào cấu trúc
𝜋/𝑇, và đưa ra các giải pháp để khắc phục nhược điểm băng thông của mạch [5], [8]. Hình
Nguyễn Hữu Luân


CHƯƠNG 2

8

2-3 bên dưới mô tả hoạt động của mạch suy hao loại T trong hai trạng thái reference và trạng
thái Attenuation.

RL
NVctrl
Cs

Rs
Port 1

M1

R1

Port 2

R1

R1

R1

R1

R1

RL

M2

Rp

Cp

Vctrl

R2

R2

R2

Referenece State
(a)

Attenuation State
(b)

Hình 2-3 Mạch suy hao dạng T, và sơ đồ tương đương của mạch khi (a) ở trạng thái
reference, (b) ở trạng thái suy hao
Quá trình chuyển trạng thái được thực hiện bởi các switches 𝑀1 và 𝑀2 , trong đó
tương ứng với mỗi trạng thái, các switches hoạt động trái ngược với nhau. Để đơn giản hóa
trong q trình phân tích hoạt động của mạch, khi switch ON tương đương với giá trị trở ký
sinh R, và ngược lại khi switch OFF tương đương với giá trị tụ ký sinh C.
Ở trạng thái reference, giá trị 𝑅𝑠 được thiết kế nhỏ nhất để bypass mạng trở bên dưới,
do đó tối thiểu hóa tổn hao tín hiệu. Đồng thời giá trị 𝐶𝑝 được thiết kế có giá trị nhỏ nhất
giúp giảm tổn hao tín hiệu. Ngược lại, ở trạng thái Attenuation giá trị 𝐶𝑠 được thiết kế nhỏ
nhất có thể, để ngăn khơng bypass mạng trở hình T và cải thiện khả năng phối hợp trở kháng
về 50Ω, đồng thời giá trị 𝑅𝑝 là nhỏ nhất để tối ưu hóa sai số của suy hao. Trong thực tế, việc
đạt đồng thời giá trị R và C nhỏ là không thể, bởi giá trị ký sinh trong switches tỉ lệ thuận
theo kích thước của switches. Giá trị trở 𝑅1 và 𝑅2 cần thiết để đạt được độ suy hao A (dB)
của mạng trở hình T được biểu diễn như bên dưới, chứng minh các phương trình dưới đây
đều được trình bày ở PHỤ LỤC A.

10𝐴/20 − 1
𝑅1 = 𝑍𝑜 𝐴/20
;
10
+1

𝑅2 =

𝑍02 − 𝑅12
− 𝑅𝑝
2𝑅1

Phép phân tích trên cũng đúng với mạng trở hình 𝜋 được thể hiện ở Hình 2-4

Nguyễn Hữu Luân

(1)


CHƯƠNG 2

9

RL
NVctrl

M1

Port 1

Port 2

R1
RL
R2

Cs

Rs

R1

RL
R3

Vctrl

R2

R1

Cp

Cp

Rp

Rp
R2

R2

R2

Attenuation State
(b)

Referenece State
(a)

Hình 2-4 Mạch suy hao dạng 𝛑, và sơ đồ tương đương của mạch khi
(a) ở trạng thái reference, (b) ở trạng thái suy hao
Với sơ đồ mạng trở hình 𝜋 thì bộ giá trị 𝑅1 và 𝑅2 tương ứng
10𝐴/20 + 1
𝑅1 = 𝑍0 𝐴/20
;
10
−1

𝑅2 =

2𝑅1 𝑍02
𝑅12 − 𝑍02

(2)

Áp dụng (1) và (2),các giá trị trở 𝑅1 và 𝑅2 tương ứng với các mức suy hao được
thống kế trong Bảng 2-2.
Bảng 2-2 Bộ giá trị trở theo lý thuyết ứng với các mức suy hao
Mạng trở

𝑇

𝜋

Giá trị suy hao (dB)

R (𝛀)
16

8

4

2

1

0.5

𝑅1

36.3

18.1

11.3

5.7

2.9

1.4

𝑅2

16.3

47.3

104.8

215.2

433.3

868.1

𝑅1

153.8

52.8

23.85

11.6

5.77

2.88

𝑅2

68.8

116.4

221

436.2

869.5

1737.7

Về lý thuyết mạng 𝜋 và mạng T đều có cấu trúc đối xứng, do đó khơng có sự khác
biệt q lớn về khả năng hoạt động. Tuy nhiên, các giá trị trở series 𝑅1 trong mạng 𝜋 có giá
trị lớn hơn so với mạng T, dẫn đến chiều dài của trở trong mạng 𝜋 lớn hơn khi hoạt động
cùng một công suất ngõ vào. Do đó để tối ưu ký sinh trong trở, và giảm diện tích tối đa khi
layout, cấu trúc mạng T được ưu tiên hơn.
Với các tầng có mức suy hao thấp (1dB, 0.5dB) thì giá trị trở series (𝑅1 ) có giá trị
nhỏ (< 3Ω), do đó như mơ tả trên Hình 2-5 bên dưới cấu trúc mạch T thơng thường được
chuyển thành mạch reduced-T [8].

Nguyễn Hữu Luân


CHƯƠNG 2

10
RL
NVctrl
Reduced T-type

M1
Port 1

Port 2
R1

RL
M2
Vctrl

In

Out

R1
RL
M2
Vctrl

R2

R2

Hình 2-5 Mạch reduced T-type giúp giảm tổn hao tín hiệu
Việc bỏ đi switch 𝑀1 giúp giảm đi đáng kể tổn hao của tín hiệu. Tuy nhiên mạch

khơng cịn giữ được độ cân bằng giữa ngõ vào và ra, do đó giảm khả năng phối hợp trở
kháng. Cấu trúc này chỉ phù hợp với các mức suy hao thấp, có giá trị trở series 𝑅1 nhỏ và
không gây ảnh hưởng đáng kể lên khả năng phối hợp trở kháng. Hình 2-6 dưới đây mơ tả
ảnh hưởng của việc bỏ trở series lên khả năng phối hợp trở kháng của mạch suy hao 0.5 dB.

Hình 2-6 So sánh tổn hao tín hiệu và khả năng phối hợp trở 50𝛀 của 2 cấu trúc
reduced T và mạch T thơng thường
Mạch reduced -T giảm được tổn hao tín hiệu 0.3 dB, tuy nhiên phải đánh đổi 3.5 dB
return loss. Mặc dù vậy khả năng phối hợp trở kháng của mạch reduced T-type vẫn tốt khi
return loss đạt được −23𝑑𝐵 trong khoảng băng thông rộng.

2.2.2 Vấn đề lệch pha khi thiết kế khối suy hao
Như đã trình bày trong phần 2.2.1, tối ưu giảm thiểu tổn hao tín hiệu do kí sinh gây
ra là ưu tiên hàng đầu, tuy nhiên sự lệch pha của tín hiệu cũng cần được quan tâm và tối ưu.
Ở cấu trúc mạch T/𝜋 được sử dụng có nhúng vào các switches 𝑀1 và 𝑀2 , dẫn đến mạch có
đáp ứng pha khác nhau tùy vào trạng thái hoạt động. Cụ thể như sau, cấu trúc mạch tương
Nguyễn Hữu Luân