Nghiên cứu phương pháp layout IC tối ưu, ứng dụng layout mạch logic cơ bản

..

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
--------------------------------------CAO THỊ VÂN ANH

CAO THỊ VÂN ANH

KỸ THUẬT ĐIỆN TỬ

NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG
DỤNG LAYOUT MẠCH LOGIC CƠ BẢN

LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ

2011B
Hà Nội – Năm 2013


BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
--------------------------------------CAO THỊ VÂN ANH

NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG DỤNG
LAYOUT MẠCH LOGIC CƠ BẢN

CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ

LUẬN VĂN THẠC SĨ KỸ THUẬT
KỸ THUẬT ĐIỆN TỬ

NGƯỜI HƯỚNG DẪN KHOA HỌC : TS. NGUYỄN VŨ THẮNG

Hà Nội – Năm 2013


MỤC LỤC
MỤC LỤC .................................................................................................................... I
LỜI CAM ĐOAN ..................................................................................................... VI
DANH MỤC CÁC HÌNH VẼ ................................................................................. VII
DANH MỤC CÁC BẢNG BIỂU ............................................................................. XI
DANH MỤC CÁC TỪ VIẾT TẮT ......................................................................... XII
LỜI MỞ ĐẦU ............................................................................................................. 1
CHƯƠNG 1. VAI TRÒ CỦA THIẾT KẾ LAYOUT TRONG QUÁ TRÌNH SẢN
XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH VỰC THIẾT KẾ IC TẠI
VIỆT NAM ................................................................................................................. 3
1.1 Tổng quan về thiết kế IC ................................................................................... 3
1.2 Quá trình thiết kế IC .......................................................................................... 4
1.2.1 Thiết kế luận lý – Front End design ............................................................ 5
1.2.2 Thiết kế vật lý .............................................................................................. 6
1.3 Sự phát triển ngành IC ở Việt Nam ................................................................... 8
CHƯƠNG 2. TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI MẠCH, GIỚI
THIỆU CÔNG NGHỆ CMOS .................................................................................. 10
2.1 Tổng quan, ưu nhược điểm của các công nghệ chế tạo ................................... 10
2.2 Cấu tạo, nguyên lý làm việc của các phần tử CMOS ...................................... 11
2.2.1 Các phần tử tích cực trong cơng nghệ CMOS .......................................... 11
2.2.2 Cấu trúc của transistor NMOS .................................................................. 12
2.2.3 Đặc tính Von-ampe của transistor NMOS ................................................ 13
2.2.4 Đặc tính I-V của transistor PMOS ............................................................ 16
2.2.5 Các phần tử thụ động sử dụng trong công nghệ MOS .............................. 16

2.2.6 Điện trở ...................................................................................................... 17
-I-


2.2.6.1 Điện trở khuếch tán (Diffussion Registor):....................................... 17
2.2.6.2 Điện trở Polysilicon (Polysilicon Registor) ...................................... 17
2.2.6.3 Điện trở giếng (Well Registor) ......................................................... 17
2.2.7 Tụ điện ....................................................................................................... 18
2.3 Các quá trình cơ bản trong cơng nghệ CMOS................................................. 19
2.3.1 Q trình oxi hóa (Oxidation) ................................................................... 20
2.3.2 Quá trình Khuếch tán (Diffusion) ............................................................. 21
2.3.3 Cấy Ion (Ion Implantation) ........................................................................ 22
2.3.4 Quá trình lắng đọng (Deposition).............................................................. 23
2.3.5 Q trình ăn mịn (Etching) ....................................................................... 24
2.3.6 Q trình quang khắc (Lithography) ......................................................... 25
2.4 Quá trình chế tạo một transistor MOS ............................................................. 27
CHƯƠNG 3. KIẾN THỨC LAYOUT CƠ BẢN ..................................................... 30
3.1 Các phần tử cơ bản .......................................................................................... 30
3.2 Cổng logic ........................................................................................................ 31
3.2.1 Mạch cổng Inverter ................................................................................... 31
3.2.2 Mạch cổng NAND .................................................................................... 32
3.2.3 Mạch cổng NOR........................................................................................ 33
3.2.4 Tranmission gate ....................................................................................... 34
3.3 Đọc hiểu sơ đồ nguyên lý ................................................................................ 35
3.4 Stick diagram ................................................................................................... 36
3.5 Các lớp và kết nối ............................................................................................ 38
3.5.1 Lớp dẫn ...................................................................................................... 38
3.5.2 Lớp cách điện ............................................................................................ 38
3.5.3 Contact, via................................................................................................ 38
-II-

3.5.4 Lớp Implant ............................................................................................... 38
3.6 Các luật layout cần chú ý ................................................................................. 38
3.6.1 Độ rộng ...................................................................................................... 39
3.6.2 Khoảng cách .............................................................................................. 39
3.6.3 Chồng lấn (Overlap) .................................................................................. 40
3.6.4 Mở rộng ..................................................................................................... 40
3.6.5 Một số lỗi drc thường gặp ......................................................................... 41
3.7 Đánh giá layout ................................................................................................ 42
CHƯƠNG 4. PHƯƠNG PHÁP THIẾT KẾ LAYOUT ............................................ 44
4.1 Các kĩ thuật layout cơ bản ............................................................................... 44
4.1.1 Layout một transistor cơ bản ..................................................................... 44
4.1.2 Dùng chung (Sharing) ............................................................................... 44
4.1.3 Gấp transistor (Folding) ............................................................................ 45
4.2 Thiết kế layout tối ưu ....................................................................................... 47
4.2.1 Giảm diện tích (Area) ................................................................................ 48
4.2.1.1 Kĩ thuật folding không đều ............................................................... 48
4.2.1.2 Xếp chồng transistor ......................................................................... 49
4.2.2 Tăng tốc độ làm việc cho transistor .......................................................... 50
4.2.2.1 Thu gọn transistor (Folding) ............................................................. 51
4.2.2.2 Các đường tín hiệu ngắn nhất ........................................................... 52
4.2.2.3 Hạn chế dung poly ............................................................................ 53
4.2.3 Hạn chế lỗi trong sản xuất ......................................................................... 53
CHƯƠNG 5. THIẾT KẾ VÀ MÔ PHỎNG, ĐÁNH GIÁ LAYOUT CỦA CÁC
PHẦN TỬ LOGIC CƠ BẢN. HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI.................... 55
5.1 Các bước thiết kế, mô phỏng ........................................................................... 55

-III-

5.1.1 Vẽ sơ đồ nguyên lí..................................................................................... 55
5.1.2 Vẽ và kiểm tra DRC, LVS của layout ....................................................... 56
5.1.3 Extract ra mạch sau layout ........................................................................ 57
5.1.4 Mô phỏng mạch extract sau layout ........................................................... 58
5.2 Tối ưu mạch về timing ..................................................................................... 60
5.2.1 Thu gọn transistor (Folding) ..................................................................... 60
5.2.1.1 Mạch đảo ........................................................................................... 60
5.2.1.2 Mạch Nand2 ...................................................................................... 61
5.2.1.3 Mạch Nor2 ........................................................................................ 62
5.2.1.4 Kết quả tính tốn trễ trễ thu được ..................................................... 62
5.2.2 Các đường tín hiệu ngắn nhất.................................................................... 63
5.2.2.1 Mạch đảo ........................................................................................... 63
5.2.2.2 Mạch Nand2 ...................................................................................... 64
5.2.2.3 Mạch Nor2 ........................................................................................ 65
5.2.2.4 Kết quả tính tốn trễ trễ thu được ..................................................... 65
5.2.3 Hạn chế dùng poly..................................................................................... 66
5.2.3.1 Mạch đảo ........................................................................................... 66
5.2.3.2 Mạch Nand2 ...................................................................................... 67
5.2.3.3 Mạch Nor2 ........................................................................................ 68
5.2.3.4 Kết quả tính tốn trễ trễ thu được ..................................................... 68
5.2.4 Tổng hợp và đánh giá kết quả ................................................................... 69
5.3 Giảm diện tích (Area) ...................................................................................... 70
5.3.1 Kĩ thuật folding không đều........................................................................ 70
5.3.2 Xếp chồng transistor.................................................................................. 72
5.3.3 Đánh giá kết quả ........................................................................................ 73
-IV-


5.4 Kết luận và hướng phát triển đề tài.................................................................. 73

KẾT LUẬN ............................................................................................................... 74
TÀI LIỆU THAM KHẢO......................................................................................... 75

-V-


LỜI CAM ĐOAN

Trước hết, tôi xin gửi lời cảm ơn chân thành tới tập thể các thầy cô trong Viện
Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội đã tạo ra một môi trường tốt
để tôi học tập và nghiên cứu. Tôi cũng xin cảm ơn các thầy cô trong Viện Đào tạo
sau đại học đã quan tâm đến khóa học này, tạo điều kiện cho các học viên có điều
kiện thuận lợi để học tập và nghiên cứu. Và đặc biệt Tôi xin gửi lời cảm ơn sâu sắc
đến thầy giáo TS.Nguyễn Vũ Thắng đã tận tình chỉ bảo, hướng dẫn và sửa chữa cho
nội dung của luận văn này.
Tôi xin cam đoan rằng nội dung của luận văn này là hồn tồn do tơi tìm hiểu,
nghiên cứu và viết ra. Tất cả đều được tôi thực hiện cẩn thận và có sự định hướng
và sửa chữa của giáo viên hướng dẫn.
Tôi xin chịu trách nhiệm với những nội dung trong luận văn này.
Tác giả

Cao Thị Vân Anh

-VI-


DANH MỤC CÁC HÌNH VẼ
Hình 1-1 Q trình thiết kế IC ....................................................................................4
Hình 1-2 Thiết kế vật lý ..............................................................................................7
Hình 2-1 Cấu tạo của một MOSFET ........................................................................11

Hình 2-2 Mặt cắt đứng của một NMOS ....................................................................12
Hình 2-3 Mặt cắt ngang của một NMOS ..................................................................13
Hình 2-4 Đặc tính I-V của NMOS ............................................................................13
Hình 2-5 Cấu trúc của một điện trở khuếch tán ........................................................17
Hình 2-6 Điện trở giếng ............................................................................................18
Hình 2-7 Tụ điện sử dụng hai lớp poly-silicon .........................................................18
Hình 2-8 Cấu trúc một Wafer ...................................................................................19
Hình 2-9 Phiến Si trước và sau khi oxi hóa ..............................................................20
Hình 2-10 Khuếch tán từ nguồn vơ hạn và hữu hạn .................................................21
Hình 2-11 Q trình cấy Ion .....................................................................................22
Hình 2-12 Q trình ăn mịn .....................................................................................24
Hình 2-13 Quá trình quang khắc ...............................................................................25
Hình 2-14 Quang khắc dùng cảm quang dương và cảm quang âm ..........................26
Hình 2-15 Tạo lớp bán dẫn N-well ...........................................................................27
Hình 2-16 Tạo vùng hoạt động và các lớp cách ly ...................................................28
Hình 2-17 Hình thành cổng ơxit ...............................................................................28
Hình 2-18 Hình thành cực cổng của transistor .........................................................29
Hình 2-19 Hình thành các cực S và D ......................................................................29
Hình 3-1 Ngun lí làm việc của MOSFET .............................................................30
Hình 3-2 Sơ đồ ngun lý cổng Inverter loại CMOS ...............................................31
Hình 3-3 Kí hiệu và bảng sự thật cổng Inverter ........................................................31
-VII-


Hình 3-4 Sơ đồ nguyên lý cổng NAND loại CMOS ................................................32
Hình 3-5 Kí hiệu và bảng sự thật cổng NAND .........................................................32
Hình 3-6 Sơ đồ nguyên lý cổng NOR loại CMOS ...................................................33
Hình 3-7 Kí hiệu và bảng sự thật cổng NOR ............................................................33
Hình 3-8 Sơ đồ nguyên lý tranmission gate loại CMOS ..........................................34
Hình 3-9 Kí hiệu và bảng sự thật của transmission gate...........................................35

Hình 3-10 Ví dụ một sơ đồ ngun lý.......................................................................35
Hình 3-11 Một ví dụ về stick diagram ......................................................................36
Hình 3-12 Stick diagram của NMOS và PMOS .......................................................37
Hình 3-13 Sơ đồ nguyên lý của cổng Inverter và stick diagram tương ứng .............37
Hình 3-14 Độ rộng nhỏ nhất .....................................................................................39
Hình 3-15 Độ rộng chính xác ....................................................................................39
Hình 3-16 Khoảng cách tối thiểu ..............................................................................39
Hình 3-17 Độ chồng lấn ............................................................................................40
Hình 3-18 Độ mở rộng ..............................................................................................40
Hình 3-19 Các lớp sử dụng trong thiết kế layout ......................................................41
Hình 3-20 Một số lỗi drc thường gặp........................................................................42
Hình 3-21 Định nghĩa về các timing .........................................................................43
Hình 4-1 Layout của một transistor ..........................................................................44
Hình 4-2 Kĩ thuật sharing..........................................................................................45
Hình 4-3 Folding layout của transistor .....................................................................46
Hình 4-4 Các bước folding layout của transistor ......................................................46
Hình 4-5 Bố trí layout ...............................................................................................47
Hình 4-6 Folding đều nhau .......................................................................................48
Hình 4-7 Folding khơng đều .....................................................................................49
-VIII-


Hình 4-8 Trước xếp chồng ........................................................................................49
Hình 4-9 Sau xếp chồng ............................................................................................50
Hình 4-10 Các điện dung kí sinh trên một transistor ................................................51
Hình 4-11 Điện trở tương đương trước và sau khi thu gọn transistor ......................52
Hình 4-12 Nhiều via và contact ................................................................................54
Hình 5-1 Sơ đồ ngun lí ..........................................................................................55
Hình 5-2 Layout ........................................................................................................56
Hình 5-3 Kiểm tra LVS .............................................................................................56

Hình 5-4 Kiểm tra DRC ............................................................................................57
Hình 5-5 Extract mạch sau layout .............................................................................57
Hình 5-6 Mạch mơ phỏng .........................................................................................58
Hình 5-7 Cấu hình thêm về mạch testbench .............................................................58
Hình 5-8 Kết quả mơ phỏng sau layout ....................................................................59
Hình 5-9 Layout trước và sau khi folding của invx1 ................................................60
Hình 5-10 Layout trước và sau khi folding của nand2x1 .........................................61
Hình 5-11 Layout trước và sau khi folding của nor2x1 ............................................62
Hình 5-12 Layout trước và sau khi giảm kim loại của invx1 ...................................63
Hình 5-13 Layout trước và sau khi giảm kim loại của nand2x1...............................64
Hình 5-14 Layout trước và sau khi giảm kim loại của nor2x1 .................................65
Hình 5-15 Layout trước và sau khi giảm poly của invx1 .........................................66
Hình 5-16 Layout trước và sau khi giảm poly của nand2x1 .....................................67
Hình 5-17 Layout trước và sau khi giảm poly của nor2x1 .......................................68
Hình 5-18 Folding đều nhau .....................................................................................70
Hình 5-19 Folding khơng đều ...................................................................................70
Hình 5-20 Trước xếp chồng ......................................................................................72
-IX-


Hình 5-21 Sau xếp chồng ..........................................................................................72

-X-


DANH MỤC CÁC BẢNG BIỂU
Bảng 2-1 Tóm tắt vùng hoạt động của NMOS .........................................................15
Bảng 3-1 Một số lỗi drc thường gặp .........................................................................41
Bảng 5-1 Kết quả mô phỏng trước và sau khi folding ..............................................62
Bảng 5-2 quả mô phỏng trước và sau khi giảm kim loại ..........................................65

Bảng 5-3 Kết quả mô phỏng trước và sau khi giảm poly .........................................68
Bảng 5-4 Bảng kết quả thời gian trễ khi có và khơng áp dụng các phương pháp ....69
Bảng 5-5 Kết quả đo diện tích khi folding đều và không đều ..................................71
Bảng 5-6 Kết quả đo diện tích trước và sau xếp chồng ............................................73

-XI-


DANH MỤC CÁC TỪ VIẾT TẮT
Từ viết tắt

Từ tiếng anh

IC

Intergrated Circuits

MOSFET

Metal Oxide Semiconductor Field-Effect Transistor

JFET

Junction Field Effect Transistor

CMOS

Complementary Metal Oxide Semiconductor

NMOS

Negative channel Metal Oxide Semiconductor

PMOS

Positive channel Metal Oxide Semiconductor

VLSI

Very Large Scale Integration

DRC

Design rule check

LVS

Layout verus schematic

RTL

Register Transfer Level

CAD

Computer aided design

-XII-

LỜI MỞ ĐẦU

CMOS (Complementary Metal-Oxide-Semiconductor) là công nghệ nền tảng
của ngành thiết kế vi mạch, được sử dụng rộng rãi trong thiết kế vi mạch tương tự
và số. Công nghệ CMOS được dùng để chế tạo vi xử lý, vi điều khiển, RAM tĩnh và
các mạch lơgíc số khác. Cơng nghệ CMOS cũng được dùng rất nhiều trong các
mạch tương tự như cảm biến hình ảnh, chuyển đổi kiểu dữ liệu, và các vi mạch thu
phát có mật độ tích hợp cao trong lĩnh vực thông tin.
Trong những năm gần đây, lĩnh vực thiết kế vi mạch tại Việt Nam bắt đầu
phát triển và có tiềm năng. Đầu năm 2008, chip vi xử lý 8-bit đầu tiên của Việt Nam
mang tên Sigma K3 đã được thiết kế thành công bởi IC DREC (Trung tâm Nghiên
cứu và Đào tạo thiết kế vi mạch – Đại học Quốc gia TP.HCM). Các công ty nước
ngoài hoạt động trong lĩnh vực thiết kế IC đã bắt đầu mở chi nhánh tại Việt Nam
(như Dolphin Technology, e-Silicon …).
Thiết kế layout là một trong những khâu quan trọng cuối cùng để đảm bảo
chế tạo thành công IC. Hiện tại ở Việt Nam, lĩnh vực này còn khá mới mẻ. Do đó,
cần có những nghiên cứu cơ bản về quá trình thiết kế vi mạch để tạo điều kiện cho
lĩnh vực này tiếp tục phát triển rộng hơn nữa.
Trong đồ án này tôi thực hiện với đề tài: “Nghiên cứu phương pháp layout
IC tối ưu, ứng dụng layout mạch logic cơ bản”.

1


TÓM TẮT ĐỒ ÁN
Thiết kế layout là thiết kế lớp mặt nạ trong quá trình sản xuất IC. Đối với sản
xuất IC số thì cần thiết kế thư viện chuẩn (standard cell library), bao gồm các phần
tử cơ bản: mạch tổ hợp (nand, nor, not...) và mạch dãy (flip flop…). Từ đó xây
dựng nên thành các mạch tích hợp lớn như memory …
Mục đích của đề tài là đưa ra những kiến thức cỏ bản nhất về sản xuất IC nói

chung và thiết kế layout nói riêng. Đồng thời đi chi tiết vào phương pháp, công cụ
thiết kế layout.
Nội dung của đề tài được chia làm 5 chương:
Chương 1: Giới thiệu chung
Vai trị của thiết kế layout trong q trình sản xuất IC và tình hình
phát triển của lĩnh vực thiết kế IC tại Việt Nam.
Chương 2: Tổng quan về công nghệ CMOS
Tổng quan về các công nghệ chế tạo vi mạch tích hợp, giới thiệu cơng
nghệ CMOS.
Chương 3: Kiến thức layout cơ bản
Kiến thức cơ bản về layout và đánh giá layout.
Chương 4: Phương pháp thiết kế layout tối ưu
Các kĩ thuật để thiết kế layout một vi mạch số một cách tối ưu.
Chương 5: Thiết kế và mô phỏng, đánh giá layout các phần tử logic cơ
bản. Hướng phát triển của đề tài
Áp dụng các phương pháp trên để thiết kế layout các cổng logic cơ
bản. Sau đó mô phỏng, đánh giá để chứng minh các phương pháp đưa ra là
đúng đắn. Cuối cùng đưa ra hướng phát triển của đề tài.

2


CHƯƠNG 1. VAI TRỊ CỦA THIẾT KẾ LAYOUT TRONG Q
TRÌNH SẢN XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH
VỰC THIẾT KẾ IC TẠI VIỆT NAM

Phần này giới thiệu tổng quan về thiết kế vi mạch nhằm cung cấp 1 số kiến
thức cơ bản cũng như những kĩ năng, công cụ cần biết khi nghiên cứu về lĩnh vực
này. Đồng thời nêu vai trò của việc thiết kế layout trong quá trình sản xuất IC và
tình hình phát triển của lĩnh vực thiết kế IC tại Việt Nam.

1.1 Tổng quan về thiết kế IC
IC là viết tắt của từ Intergrated-Circuit, đó là một mạch tích hợp của hàng
triệu phần tử (transistor) được tích hợp trên một “chip” bán dẫn. IC được phân
thành hai loại chính là IC số và IC tương tự.
IC số là IC được thiết kế dựa trên phân tích và xử lý với tín hiệu số bằng các
thuật tốn số học và lơgic. Tín hiệu vào và ra của IC cũng là tín hiệu số. Với loại IC
này ưu điểm lớn nhất của là nó có độ chính xác rất cao, có khả năng lưu trữ thơng
tin lớn.
IC tương tự là IC được thiết kế dựa trên phân tích và xử lý tín hiệu tương tự,
là loại IC thực hiện các biến đổi điện tuyến tính (như IC ổn áp, IC điều chế, IC tạo
dao động …)
Việc thiết kế, chế tạo IC tương tự gặp nhiều khó khăn do chúng ta phải quan
tâm rất nhiều tới các hiệu ứng xảy ra trong IC. Vì các hiệu ứng này có thể sẽ gây ra
nhiều thay đổi tại đầu ra, chính vì vậy mà mức độ tổ hợp cho IC tương tự thường
thấp hơn của IC số.

3


1.2 Quá trình thiết kế IC
Dù là thiết kế loại nào thì quy trình thiết kế cũng gồm 2 giai đoạn chính:
-

Thiết kế luận lý (Logical design – Front End design).

-

Thiết kế vật lý (Physical design – Back End design).

Layout design

DRC Checking

Specification

DRC

Schematic design
LVS Checking
Simulation

no

LVS
Parasitic Extraction

Meets the
spec?

Simulation

no

yes

Meets the
spec?
Completed design

LOGICAL DESIGN

PHYSICAL DESIGN

Hình 1-1 Quá trình thiết kế IC

4


1.2.1 Thiết kế luận lý – Front End design
Thiết kế số
Sử dụng ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL, System-C…)
để hiện thực các chức năng logic của thiết kế. Lúc này ta không cần quan tâm đến
cấu tạo chi tiết của mạch mà chỉ chú trọng vào chức năng của mạch dựa trên kết quả
tính tốn cũng như sự luân chuyển dữ liệu giữa các thanh ghi (register). Đây là thiết
kế mức chuyển thanh ghi (RTL – Register Transfer Level). Sau đó thiết kế RTL sẽ
được mơ phỏng để kiểm tra xem có thỏa tính đúng đắn của mạch hay không. Các
CADs phổ biến dùng thiết kế và mô phỏng RTL là: NC-Verilog, NC-VHDL (của
Cadence), ModelSim (của Mentor Graphic), VCS (của Synosys).
Tiếp theo, thiết kế RTL được tổng hợp (synthesize) thành các cổng (gate) cơ
bản: NOT, NAND, XOR, MUX,…Quá trình này được thực hiện với sự trợ giúp của
các CADs chuyên dụng. Phổ biến hơn cả là Design Compiler (Synopsys), Synplify
(Synplicity), XST (Xilinx). Kết quả của quá trình tổng hợp không là duy nhất và tùy
thuộc vào CADs và thư viện các cổng và macro của nhà sản xuất chip.
Nói chung thiết kế số được hỗ trợ rất nhiều bởi các công cụ thiết kế chuyên
dụng CADs hơn tương tự.
Thiết kế tương tự
Các thiết kế tương tự không được hỗ trợ đắc lực bởi CADs như thiết kế số.
Phần lớn công việc được thực hiện bởi con người (80%) và đòi hỏi nhiều kinh
nghiệm cũng như hiểu biết về cấu trúc vật lý, tham số đặc trưng, công nghệ sản xuất
của các linh kiện. Một điều may mắn là các thiết kế tương tự chủ yếu là các chip
quản lí năng lượng, ADC, DAC, DC-DC converter, PLL, VCO, … (các lĩnh vực mà

chip số chưa làm được hoặc không hiệu quả) chứa số lượng linh kiện ít hơn nhiều
so với các thiết kế số với hàng triệu transistor.

5


Xuất phát từ các thông số yêu cầu của chip và các ứng dụng mà các chip
analog sẽ được sử dụng, chuyên viên thiết kế chọn kiến trúc chip thích hợp (kinh
nghiệm có yếu tố quan trọng trong bước này). Sau đó tham số của các linh kiện
trong kiến trúc đã chọn được tính tốn và mơ phỏng với các phần mềm chuyên
dụng. Các CADs thông dụng là HSpice (Synopsys), Star-Hspice (Avant Copr), IC
Design, Pspice (Cadence), IC Design (Mentor Graphics). Q trình tính tốn, mơ
phỏng được thực hiện cho đến khi đạt được kết quả theo yêu cầu, đôi khi phải thay
đổi cả kiến trúc mạch.
Bên cạnh các mô phỏng miền thời gian, đáp ứng tần số… Một loại mô phỏng
thường hay sử dụng khi thiết kế chip analog là mơ phỏng Monte-Carlo. Mơ phỏng
này dùng để khảo sát tín hiệu ra khi có các thay đổi về điện áp nguồn, nhiệt độ mơi
trường, sai số quy trình sản xuất…
1.2.2 Thiết kế vật lý
Thiết kế layout
Netlist thu được trong quá trình thiết kế luận lý được dùng để tạo layout cho
chip. Ở giai đoạn này các linh kiện và các liên kết giữa chúng sẽ được tạo hình
(hình dạng thực tế của các linh kiện và dây dẫn trên wafer trong quá trình sản xuất).
Việc thiết kế tuân theo các quy luật (design rules) mà nhà sản xuất đưa ra. Các quy
luật này phụ thuộc vào khả năng thi công và cơng nghệ của của nhà máy sản xuất.
Có hai loại quy luật thiết kế là: lamda (λ) và quy luật tuyệt đối. Với quy luật lamda
thì các kích thước phải là bội số của lamda, trong khi quy luật tuyệt đối sử dụng các
kích thước cố định. Sử dụng quy luật lamda giúp ta chuyển đổi thiết kế nhanh khi
công nghệ thay đổi.
Thiết kế số được hỗ trợ lớn bởi CADs, sử dụng thư viện các phần tử cơ bản

(standard cell library) để place and route tự động. Chip analog đòi hỏi các thiết kế

6


chính xác và các kĩ thuật chuyên biệt để đảm bảo tương thích (matching) giữa các
linh kiện nhạy cảm, chống nhiễu và đáp ứng tần số.
Trong đồ án này em sẽ đi vào thiết kế layout các phần tử trong thư viện
chuẩn (standard cell library). Bao gồm các phần tử mạch tổ hợp (nand, nor, not...)
và mạch dãy (flip flop…).

Standard cell
library(nand,inverter,an,
xor,xnor,mux..)

Gate-level Netlist
(Verilog / VHDL)logical design result

Place and route
automatically

LAYOUT

Hình 1-2 Thiết kế vật lý
Kiểm tra DRC và LVS
Sau khi layout chip và hoàn tất kiểm tra quy tắc thiết kế (DRC – design rules
check) được cung cấp bởi nhà sản xuất (bởi vì chỉ như thế nhà sản xuất mới có thể
chế tạo được), layout được export thành file netlist để đem so sánh với netlist thu
được trong quá trình thiết kế luận lý để kiểm tra tính đồng nhất của chúng (LVSlayout verous schematic). Nếu khơng có sự tương đồng giữa 2 netlist thì phải kiểm
tra và sửa lại layout cho đến khi tương đồng.

7


DRC và LVS được thực hiện bởi các tool chuyên dụng của Synopsys,
Candence hay Mentor Graphic. Sau đó tồn bộ quá trình thiết kế vật lý sẽ được xuất
ra 1 file (*.gds hay *.gdsII) và gửi đến nhà máy sản xuất.
Chip sau khi sản xuất sẽ được kiểm tra trước và sau khi đóng gói để kiểm tra
thơng số trước khi được chuyển cho khách hàng hoặc đưa ra thị trường.
1.3 Sự phát triển ngành IC ở Việt Nam
Ở Việt Nam mặc dù kỹ thuật điện tử đã được đưa vào từ lâu tuy nhiên do
nhiều nguyên nhân mà đến nay cơng nghiệp điện tử của nước ta vẫn cịn hết sức lạc
hậu, thua kém xa so với thế giới. Ta chưa có dây chuyền cơng nghệ hiện đại để
nghiên cứu và sản xuất chế tạo IC, đây cũng là vấn đề khó khăn chung cho nhiều
ngành khoa học khác, nhưng khơng vì thế mà chúng ta khơng thể phát triển được
nghành thiết kế IC tương tự. Việt Nam chưa chế tạo ra được IC, nhưng hồn tồn
có thể tạo ra những thiết kế IC tốt, điều này đối với Việt Nam thì có thể thực hiện
được, và thậm chí đây còn là thế mạnh của ta.
Hiện nay do sự mở cửa thị trường, đã có những cơng ty nước ngoài đầu tư
vào thị trường Việt Nam trong lĩnh vực IC: Active Semiconductor của Mỹ chuyên
về thiết kế IC tương tự đầu tư theo hướng mở văn phòng thiết kế (ở Hà Nội) và tập
đoàn Renesas của Nhật, hiện đang hợp tác với trường Đại học Bách khoa Thành
phố Hồ Chí Minh về đào tạo các kỹ sư thiết kế IC (các sản phẩm của công ty chủ
yếu là IC số). Trung tâm ICDREC đặt tại trường đại học quốc gia Thành phố Hồ
Chí Minh là trung tâm nghiên cứu đi đầu tại Việt Nam và đã thiết kế được những
sản phẩm IC đầu tiên.
Việt Nam sẽ là điểm đến của khoa học công nghệ trong thế kỷ 21. Các nhà
đầu tư nước ngoài như Mỹ, Nhật… sẽ đổ vào Việt Nam vì đây là một thị trường có
khả năng sử dụng chất xám với giá lao động còn rất rẻ, khi đó ta có thể học hỏi
được rất nhiều về kinh nghiệm và các kỹ thuật thiết kế IC tiên tiến nhất. Hơn nữa,

8


Việt Nam có thế hệ trẻ được đào tạo và rất ham học hỏi, do đó có thể làm chủ được
những công nghệ tiên tiến nhất.
Công nghệ chế tạo và thiết kế IC khơng cịn mới trên thế giới, nhưng với
Việt nam nó vẫn cịn rất mới mẻ, trong thời gian không xa Việt Nam sẽ bắt nhịp và
phát triển trong lĩnh vực thiết kế và chế tạo IC.

9


CHƯƠNG 2. TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI
MẠCH, GIỚI THIỆU CƠNG NGHỆ CMOS
Chương này trình bày tổng quan về các công nghệ chế tạo, và đi sâu vào
công nghệ CMOS.Nêu cấu tạo, nguyên lý làm việc của các phần tử CMOS, cũng
như các kĩ thuật chế tạo được sử dụng trong công nghệ CMOS, các bước chế tạo
một phần tử CMOS.
2.1 Tổng quan, ưu nhược điểm của các công nghệ chế tạo
Trong thời gian đầu, cơ sở để thiết kế mạch tương tự là dựa trên công nghệ
Bipolar. Trong một thời gian dài công nghệ Bipolar chiếm ưu thế với họ IC TTL
nổi tiếng, vào những năm đầu thập niên 70 đã xuất hiện công nghệ MOS mà điển
hình là dịng sản phẩm DRAMs, các họ chip có khả năng lập trình (vi xử lý) và họ
IC 4000. Khoảng 20 năm trở lại đây việc thiết kế mạch lại chủ yếu dựa trên công
nghệ CMOS. Đầu thập niên 80, công nghệ silicon-gate CMOS ra đời cho phép kết
hợp cả CMOS và Bipolar thành BiCMOS tạo ra công nghệ mang tính cạnh tranh
cao về giá thành và tốc độ.
Ưu điểm nổi bật của công nghệ CMOS là tiêu tốn năng lượng ít hơn và năng
lượng phân tán cũng ít hơn so với công nghệ Bipolar. Công nghệ CMOS tạo nên

khả năng tích hợp các phần tử cao hơn so với Bipolar. Nguồn nguyên liệu thô để
dùng cho công nghệ CMOS là rất rẻ và có số lượng nhiều gần như vô hạn.
Cách đây hai mươi năm, công nghệ CMOS mới chỉ được phát triển để hỗ trợ
các ứng dụng có yêu cầu cao về tần số. Đến nay, cơng nghệ CMOS phát triển nhanh
chóng tạo nên các vi mạch với độ tích hợp cao, làm giảm kích thước, và giá thành,
tích hợp nhiều tính năng ưu việt.
Cơng nghệ CMOS có rất nhiều những lợi thế và đang ngày càng được sử
dụng nhiều để chế tạo IC. Để hiểu biết sâu hơn về các giai đoạn sản xuất IC dùng
công nghệ CMOS, phần tiếp theo dưới đây sẽ giới thiệu về các q trình cơ bản sử
dụng trong cơng nghệ này.
10


2.2 Cấu tạo, nguyên lý làm việc của các phần tử CMOS
Các phần tử cơ bản trong công nghệ CMOS sẽ bao gồm các phần tử tích cực
như Transistor trường (MOSFET), và các phần tử thụ động như tụ điện, điện trở.
Dưới đây là giới thiệu về các phần tử này:
2.2.1 Các phần tử tích cực trong cơng nghệ CMOS
Transistor trường có hai loại là MOSFET (Metal-Oxide Semiconductor Field
Effect Transsitor) và JFET (Junction Field Effect Transistor). Tuy nhiên trong công
nghệ thiết kế VLSI thì chủ yếu sử dụng MOSFET do vậy chúng ta chỉ đi sâu nghiên
cứu những đặc tính của MOSFET. MOSFET có hai loại là MOSFET kênh P
(PMOS) và MOSFET kênh N (NMOS). CMOS (MOS bù) dùng cả 2 thiết bị kênh P
và kênh N. Cấu tạo của một MOSFET được mơ tả như hình 2-1 [1].

Hình 2-1 Cấu tạo của một MOSFET
Cực cổng (Gate) được phủ bởi lớp kim loại như nhôm hay polysilicon và
được pha tạp với nồng độ cao. Giữa lớp kim loại này và đế (Substrate) là lớp oxit
SiO2 mỏng, hình thành tụ giữa cực cổng (Gate) và đế. Nồng độ hạt dẫn trong kênh
dẫn phụ thuộc vào điện áp V G do đó điện dung của cấu trúc này phụ thuộc vào V G

và V G được gọi là điện áp phân cực. Đặc tính quan trọng nhất của CMOS là dùng
điện áp đặt trên gate để điều khiển dòng nguồn-máng.

11