Tài liệu Chương 4: Ghép nối hệ thống vi xử lý docx

CH NG 4: GHE P NÔ I ́ ́ƯƠ
HÊ THÔ NG VI X LÝ ̣́ Ử
Phạm Thế Duy


GHE P NÔ I HÊ THÔ NG VI X ́ ́ ̣́ Ử
LÝ

Giới thiệu về bộ nhớ.

Ghép nối vi xử lý với bộ nhớ

Ca c thuât ng vê bô nh́ ̃ ̀ ̣́ ư ̣ ơ

Dung lượng

Kbit, Mbit, Gbit

Tổ chức bộ nhớ

Các đường địa chỉ - Address lines

Các đường dữ liệu - Data lines

Tốc độ/ Định thời: Speed / Timing

Thời gian truy cập - Access time

Khả năng ghi dữ liệu - Write ability


ROM

RAM

Ca c loai bô nh ROḾ ̣́ ̣ ơ

Mask Rom

PROM – OTP

EPROM – UV_EPROM

EEPROM

Flash memory

Ca c loai bô nh RAḾ ̣́ ̣ ơ

SRAM

DRAM

NV-RAM

SRAM – CMOS

Internal lithium battery

Control circuitry to monitor Vcc

Ca c vi mach nh - Memory Chiṕ ̣́ ơ

8K SRAM

to be specific:

8Kx8 bits SRAM
6264
A0
A1
A 2
A 3
A 4
A 5
A 6
A 7
A 8
A 9
A 10
A 11
A 12
CS2
I/O0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7

CS1
OE
WE

S đô khô i 6264̀ ́ơ

Bang mô ta hoat đông cua 6264̉ ̉ ̣ ̣ ̉

Vi mach nh ROM 2764̣́ ơ

8K EPROM

Dung lượng:

8Kx8 bits EPROM
2764
A0
A1
A 2
A 3
A 4
A 5
A 6
A 7
A 8
A 9
A 10
A 11
A 12
VPP

Q0
Q 1
Q 2
Q 3
Q 4
Q 5
Q 6
Q 7
C
G
P

S đô khô i 2764̀ ́ơ
Chip enable
Output enable

Ca c chê đô hoat đônǵ ́ ̣ ̣ ̣

Lâp tri nh cho 2764̣̀

Sau khi xoá bằng đèn tia cực tím UV-EPROM):

Tất cả các bit trong M2764A có mức 1.

Chỉ có một cách duy nhất biến bit 0 thành 1 là bằng
đèn tia cực tím (ultraviolet light erasure)

Chế độ lập trình được chọn khi:

VPP cấp 12.5V


E và P có mức thấp TTL

Cấp dữ liệu tới các chân dữ liệu, địa chỉ tới các chân
địa chỉ và cấp xung lập trình.

Ca c chân ti n hiêu cua 8088́ ́ ̣ ̉
8088
AD0
AD 1
AD 2
AD 3
AD 4
AD 5
AD 6
AD 7
A 8
A 9
A 10
A 11
A 12
A 13
A 14
A 15
A 16 / S3
A 17 / S4
A 18 / S5
A 19 / S6
SSO
DEN

DT / R
IO / M
RD
WR
ALE
INTA
MN / MX
READY
CLK
RESET
TEST
HLDA
HOLD
NMI
INTR

Ca c chân nguô n va GND́ ̀ ̀

Vcc – chân 40

Gnd – chân 1 và 20

Ca c chân đia chi - Address Pinś ̣ ̉

AD0..AD7

A8..A15

A19/S6, A18/S5, A17/S4, A16/S3

Ca c chân d liêu - Data Pinś ̃ư ̣

AD0..AD7

Ca c chân điê u khiên - Control Pinś ̀ ̉

MN/MX’ (input)

Cho phép chọn chế đ9o65 hoạt động của CPU

MIN mode: cấu hình tối thiểu không có đồng xử lý

MAX mode – có đồng xử lý toán học

READY (input)

Khi tác động mức thấp CPU sẽ chuyển qua trạng
thái chờ trong các chu kỳ truy cập BUS.

CLK (input)

Cung cấp xung định thời cơ bản cho CPU

RESET (input)

CPU kế thúc trạng thái hoạt động hiện hành

Cần giữ mức cao trong ít nhất 4 chu kỳ clock

Ca c chân điê u khiên - Control Pinś ̀ ̉


TEST’ (input)

Khi cung cấp mức cao CPU sẽ ngưng hoạt động
cho tới khi hết mức cao.

HOLD (input)

Ngõ vào yêu cầu DMA từ DAM controller

HLDA (output)

Ngõ ra chấp nhận yêu cầu DMA.

Ca c chân điê u khiên ngă t - Control ́ ̀ ́̉
Pins

INTR (input)

Ngõ vào yêu cầu ngắt - Interrupt request

INTA’ (output)

Ngõ vào chấp nhận yêu cầu ngắt - Interrupt
Acknowledge

NMI (input)

Ngõ vào yêu cầu ngắt không che được
Non-maskable interrupt

Ca c chân điê u khiên bô nh va va o ́ ̀ ́ ̀ ̀̉ ̣ ơ
ra Memory/IO Control Pins

DEN’ (output)

Data Enable – cho phép dữ liệu

Tác động mức thấp khi CPU truy cập dữ liệu bên ngoài

DT/R’ (output)

Data Transmit/Receive –Truyền nhận dữ liệu

Khi tác động mức cao, chiều truyền dữ liệu từ vi xử lý tới
bộ nhớ/vào ra.

Khi tác động mức thấp, CPU đọc dữ liệu từ bộ nhớ hoặc
vào ra.

IO/M’ (output)

Input Output/Memory

Khi truy cập I/O CPU tác động tín hiệu này mức cao

Khi truy cập bộ nhớ CPU tác động tín hiệu này mức thấp

Ca c ti n hiêu điê u khiên bô nh va ́ ́ ̀ ́ ̣̀ ̉ ̣ ơ
va o rà


RD’ (output)

Khi đọc dữ liệu từ ngoài vào CPU tác động tín hiệu
này mức thấp

WR (output)

Khi ghi dữ liệu ra ngoài CPU tác động tín hiệu này
mức thấp

ALE (output)

Address Latch Enable – cho phép cài địa chỉ

CPU cung cấp tín hiệu này mức cao để cài các dữ
liệu qua các bộ cài.

Khi ở mức cao các đường AD0..AD7, A19/S6,
A18/S5, A17/S4, A16/S3 là các tín hiệu địa chỉ.

Ti n hiêu xung đô ng hô - Clock Signaĺ ̀ ̣̀

Cung cấp để CPU định thời các hoạt động
và đồng bộ các tín hiệu của chúng.

Cần cấp vào xung vuông có tần số không
đổi và tốt nhất có 2/3 chu kỳ nhiệm vụ.

8086 Signals

ASYNC
AEN2
RDY2
AEN1
RDY1
CSYNC
EF1
F/C
X2
X1
RES
READY
CLK
PCLK
OSC
RESET
8088
AD0
AD 1
AD 2
AD 3
AD 4
AD 5
AD 6
AD 7
A 8
A 9
A 10
A 11

A 12
A 13
A 14
A 15
A 16 / S3
A 17 / S4
A 18 / S5
A 19 / S6
SSO
DEN
DT / R
IO / M
RD
WR
ALE
INTA
MN / MX
READY
CLK
RESET
TEST
HLDA
HOLD
NMI
INTR
R
C
5V
Bô cung câ p ca c ti n hiêu Clock, Reset va Readý ́ ́ ̣̀ ̣
8284

Minimum Mode
8088
AD7 - AD0
A15 - A8
A19/S6 - A16/S3
DEN
DT / R
IO / M
RD
WR
ALE