Đề Cương Cơ Sở Thiết Kế VLSI
I. LÝ THUYẾT
1. Layout và chế tạo CMOS: Mặt cắt ngang cổng đảo, Quá trình chế tạo.
2. Các chế độ làm việc của MOS transistor.
3. Chế tạo NMOS và PMOS.
4. Quan hệ giữa dòng điện và điện áp.
5. Công nghệ xử lý CMOS, thực hiện các quy trình sau:
- Hình thành wafer.
- Kỹ thuật in ảnh litơ.
- Hình thành well và kênh.
- Cách ly. - Oxide cổng.
- Hình thành cổng và máng/nguồn.
- Tiếp xúc và tạo kim loại.
II. BÀI TẬP
1. Vẽ đặc tuyến dòng điện – điện áp trong các transistor MOS.
2. Tính tốn các tham số mạch điện: trì hỗn mạch (trì hỗn tăng, trì hỗn giảm), nỗ
lực logic, trì hỗn ký sinh.
3. Thiết kế các mạch logic cơ bản: chú thích mạch điện bằng các điện dung và điện
trở, Phác thảo mạch điện theo các quá trình chuyển đổi đầu ra giảm, tăng.
4. Viết các chương trình thiết kế và mơ phỏng các phần tử logic cơ bản bằng VHDL.
(Bỏ qua khai báo thư viện)
1
I, Lý thuyết
Câu 1: Layout và chế tạo CMOS: Mặt cắt ngang cổng đảo, Quá trình chế tạo?
Mặt cắt ngang cổng đảo
Trong sơ đồ này cổng đảo được tạo ra trên substrate loại p nhưng pMOS yêu cầu
miền body là loại n nên n-well được khuếch tán vào substrate trong vùng lân cận.
nMOS có nguồn và máng loại n và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.
pMOS có nguồn và máng loại p và miền cổng polysilicon bên trên 1 lớp mỏng SiO2.
Các miền polysilicon của 2 tran được nối với nhau tạo thành ngõ vào A. Miền nguồn
nMOS được nối với GND, pMOS nối với Vdd. Các miền máng của 2 tran được nối
bằng kim loại để tạo ra ngõ ra Y. Một lớp SiO 2 dày hơn ngăn không cho kim loại nối
tắt với những lớp khác ngoại trừ các nơi các tiếp xúc được khắc axit.
Substrate phải được nối với điện áp thấp để tránh không phân cực thuận tiếp giáp p-n
giữa substrate loại p với nguồn máng n của nMOS, n-well nối với điện áp cao.
Mặt cắt ngang cổng đảo với các tiếp xúc substrate và well.
Q trình chế tạo
- Oxi hóa wafer để tạo thành lớp SiO2 trên bề mặt, oxide này được định khuôn
mẫu để xác định n-well. Chất cản quang được kéo trên wafer, ánh sáng truyền
qua nơi mà n-well sẽ hiện diện.
2
- Chất cản quang được loại bỏ để phô bày oxide. Oxide được khắc axit mạnh HF
tại những nơi không có chất cản quang, tiếp đến lướp chất cản quang sẽ được
loại bỏ bằng cách khắc axit piranha.
- Well đã được tạo ra tại nơi mà substrate không được phủ bới oxide, có thể đưa
chất kích tạp bằng cách khuếch tán diffusion hoặc cấy ion. Trong qua trình
khuếch tán, wafer được đặt trong lị nung cùng với khí chứa chất kích tạp. Sau
cùng phần oxide cịn lại được loại bỏ bằng HF còn lại wafer trần với các well ở
vị trí thích hợp.
- Tiếp theo là các miền cổng các tran được tạo thành. Miền này bao gồm silicon
đa tinh thể, bên trên lớp oxide mỏng. Wafer được đặt vào lị phản ứng cùng với
SiH4 và nung nóng để lớp polysilicon được kích tạp nhiều để tạo thành chất
dẫn điện tốt, và wafer được định khuôn mẫu bằng chất cản quang và mặt nạ
polysilicon, để lại các miền cổng polysilicon.
- Những miền n được khuếch tán tạo thành miền tích cực của tran và tiếp xúc
well, giống như well, lớp oxide bảo vệ được hình thành và được định nghĩa
khn mẫu bằng mặt nạ n-diffusion để phơi bày nhwunxg miền chất kích tạp
tần đến. Những miền n thường được tạo bằng việc cấy ion, sau cùng oxide bảo
vệ được lột bỏ.
- Qáu trình lặp lại đối với mặt nạ p-difusion. Oxide trường dày được phủ lên
chip để cách ly wafer khỏi kim looiaj và được định khuôn mẫu bằng mặt nạ
tiếp xúc để lại accs đường tiếp xúc.
- Kim loại nhơm sẽ được thổi lên trên tồn bộ wafer, lấp đầy các đường cắt tiếp
xúc. Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc axit
thể plasma để loại bỏ kim loại ở mọi nơi trừ nơi những dây dẫn cần được giữu
nguyen.
Câu 2: Các chế độ làm việc của MOS transistor .
Xét nMOS, có 3 chế độ hoạt động
Chế độ ngưng(cutoff)
Ids = 0
3
Nguồn và máng có điện tử tự do, thân có lỗ tự do nhưng khơng có điện tự tự do. Các
tiếp giáp than- nguồn hoặc máng được phân cực ngược nên hầu như khơng có dịng
điện chạy qua.
Tuyến tính
Điện áp cổng lớn hơn điện áp ngưỡng, miền nghịch chuyển điện tử (kênh) sẽ nối
nguồn với máng tạo ra đường dẫn điện.
Nếu Vds = 0, khơng có trường điện nào đẩy dịng điện từ máng đến nguồn. Khi có
điện áp dương nhỏ Vda đặt vào máng dòng điện Ida chạy ngang từ máng đến nguồn.
Nếu Vda đủ lớn, Vgd < Vt, kênh sẽ bị thắt.
Bão hòa
Vgs > Vt, Vds lớn, transistor hoạt động như 1 dòng điện và trở nên độc lập với Vds
Dòng Ids chỉ bị điều khiển bởi điện áp cổng và khơng cịn bị ảnh hưởng bở máng.
Câu 3: Chế tạo NMOS và PMOS.
Mỗi Transistor bao gồm 1 stack bao gồm cổng dẫn điện, lớp cách điện SiO2 và
substrate.
4
nMOS được xây dựng trên than loại -p và những miền bán dẫn loại -n gần cổng có
tên là nguồn(source) và máng(drain).
Thân của nMOS được nối đất, tiếp giáp p-n từ nguồn và máng đến thân được phân
cực ngược, nếu cổng cũng nối đất, khơng có dịng điện nào chạy ngang qua các tiếp
giáp phân cực ngược, khi đó transistor tắt. Nếu điện áp cổng tăng và đủ lớn, số lượng
điện tử vượt quá số lỗ và một miền mỏng bên dưới cổng được hình thành gọi là kênh
được nghịch chuyển để hoạt động như là chất bán dẫn loại n, do vậy 1 đưỡng dân các
hạt mang điện được hình thành từ nguồn đến máng và chảy qua kênh, lúc này
transistor dẫn.
pMOS thì ngược lại, bao gồm các miền nguồn và máng loại –p cùng với
thân loại –n. Trong công nghệ CMOS với cả hai Transistor đều được sử dụng,
substrate là loại –n hoặc –p.
Thân pMOS được giữ ở điện áp cao, khi cổng cũng ở mức điện áp cao, các tiếp giáp
giữa nguồn và máng được phân cực ngược và khơng có dịng điện chảy qua nên
transistor tắt. Khi điện áp cổng giảm xuống thấp và đủ thấp tại cổng nghịch chuyển
kênh, 1 đường dẫn các hạt mang điện dương được hình thành từ nguồn đến máng và
dịng điện chạy qua kênh, khi đó transistor dẫn.
Câu 4: Quan hệ giữa dịng điện và điện áp.
Trong miền ngưng khơng có kênh và hầu như dịng điện chạy từ máng đến nguồn
bằng 0. Trong các miền khác, cổng thu hút hạt mang điện để tạo thành kênh. Điện tử
trôi từ nguồn đến máng tốc độ tỉ lệ với trường điện giữa các miền này.
cổng thu hút hạt mang điện (điện tử) để tạo thành kênh.
điện tích trong kênh Qchannel là:
Cg là điện dung của cổng đến kênh,
Vgc -Vt là lượng điện áp thuhút điện tích đến kênh vượt quá mức tối thiểu cần có để
nghịch chuyển từ p thành n.
Nếu cổng có chiều dài L, bề rộng W và bề day oxide là tox, điện dung là:
Trong đó hằng số điện môi εox đối với SIO2 và ε0 là hằng số điện môi
của chân không, 8.85 x 10-14 F/cm.
Hằng số tỉ lệ μ được gọi là độ linh động (mobility)
5
Trường điện E là sai biệt giữa điện áp nguồn và máng Vds chia cho chiều dài kênh
Thời gian cần có để hạt mang điện đi ngang qua kênh bằng chiều dài kênh chia cho
vận tốc của hạt mang điện. L/v. dịng điện giữa nguồn và máng là:
Trong đó
biểu thức của dòng điện bão hòa độc lập với Vds. Biểu thức này hợp lệ
với > và >
Đôi khi để thuận tiện ta định nghĩa như là dòng điện của tran dẫn (ON) hồn tồn,
nghĩa là = =
Dịng điện giữa nguồn và máng là lượng tổng điện tích trong kênh chia cho thời gian
cần có để đi ngang qua kênh
Câu 5: Cơng nghệ xử lý CMOS? Thực hiện các quy trình?
Những công nghệ CMOS:
- Xử lý n-well
- Xử lý p-well
- Xử lý twin-well
6
- Xử lý triple-well
Hình thành wafer
Wafer có đường kính thay đổi từ 75-300nm có bề dày nhỏ hơn 1mm, được cắt từ thỏi
silicon đơn tinh thể được tạo ra bằng phương pháp Czochralski. Tinh thể hạt giống
được nhúng vào khi nấu chảy. Một lị sưởi than chì được nung nóng bao quanh lị nấu
chảy silic kết tinh sẽ duy trì sự nấu chảy và giữ nhiệt độ > 1425 độ C khoảng vài độ.
Hạt giống được kéo ra từ từ khỏi lò náu chảy theo chiều dọc đồng thời quay trịn.
Silicon nóng chảy tiếp xúc với hạt giống và kết tinh lại. Việc kéo hạt giống và tốc độ
quay trong xác định đường kính của thỏi.
Kỹ thuật in ảnh litơ
Việc định khuôn mẫu nhận được thông qua quá trinhg xử lý được gọi là kỹ thuật in
ảnh lito. Phương pháp này dung để xác định nhwunxg bề mặt cần quan tâm trên
wafer thông qua việc sử dụng chất cản quang. Wafer được phủ 1 lớp chất cản quang
và chiếu ánh sáng có lựa chọn thơng qua mặt nạ quang. Tiếp đến dung môi được sử
dụng để làm tan chất cản quang không được phơi sáng, để lại những phần chất cản
quang được phơi sáng khơng hịa tan được. Mặt nạ quang(lưới) nhỏ hơn so với wafer,
mỗi động cơ bước di chuyển lưới này đến những vị trí liên tiếp nhau để phơi hồn
tồn wafer. Bước sóng của nguồn ánh sáng chi phối kích thước đặc trưng tối thiểu có
thể in được.
Hình thành well và kênh.
Cấy ion là phương pháp cấy well và nguồn/máng chuẩn được sử dụng hiện nay.
Trong qua tình xử lsy triple-well, trước tiên 1 n-well sâu được đẩy vào trong substrate
loại p thường bằng cách sử dụng cấy ion năng lượng cao MeV. Việc cấu ở 2-3MeV có
thể được n-well từ 2,5-3µm. Tiếp đến là ác miền n-well và p-well cạn hơn được cấy,
sau khi các well được hình thành, các mức kích tạp có thể điều chỉnh để thiết lập điện
ps ngưỡng theo mong muốn.
Cách ly
Dù không được tạo cùng 1 lúc nhưng các phần riêng rẽ trong quá trình xử lý CMOS
cần được cách ly với nhau sao cho chúng khơng có những tương tác không mong đợi
với nhau. Kế đến là việc ngăn ngừa sự hình thành của 1kênh mos kí sinh, điều này
đạt được bằng cách sử dụng oxide mỏng đối với phần cổng, dày hơn với phần khác.
Oxide dày hơn làm tăng điện áp ngưỡng và giá trị điện áp cấp ddieenj nên ngăn ngừa
khơng có kênh hình thành trong substrate. Trong q trình xử lý cổng kim loại có lớp
Oxide mỏng đồng đều, khuếch tán chắn kênh bao quanh mỗi transistor và là phương
pháp duy nhất cách ly các transitor. Việc cách ly dung rãnh sẽ dễ dàng hơn việc cách
ly phản ứng dễ bị ảnh hưởng bởi nhiễu của chip khỏi những phần số.
Oxide cổng
7
Oxide cổng phổ biến nhất là SiO2, trong trường hợp các miền nguồn máng được xác
định bằng STI, Oxide cổng được phát triển bên trên cấu trúc đã làm phẳng. Cấu trúc
Oxide này là chổng cổng (gate stack). Nhiều quá trình xử lý ở thế hệ 180nm và muộn
hơn cung cấp tối thiểu hai bề mặt dày Oxide. Một quá trình xử lý cung cấp nhiều hơn
1 Oxide cho các Transistor logic để cho phép những thỏa hiệp giữa tốc độ và dịng
điện rỉ cổng.
Hình thành cổng và máng/nguồn
Các bước xác định cổng, nguồn, máng trong cổng polysilicon tự sắp hàng:
- Phát triển Oxide cổng ở nơi mà các Transistor được cấp điện, nơi khác sẽ có
oxide dày
- Lắng đọng polysilicon trên chip
- Tạo khuôn mẫu polysilicon trên chip
- Khắc axid Oxide cổng đã được phơi
- Cấy ion các miền nguồn và máng
Tiếp xúc và tạo kim loại
Các đoạn tiếp xúc được thực hiện cho nguồn, máng và cổng tương ứng với mặt nạ
tiếp xúc, là khoảng trống được khắc acid trong điện môi của các khoảng ngắn
nguồn /máng. Trong 1 quá tình xử lý, tungsten được sử dụng làm lớp linh kiện nối
cục bộ
Tạo kim loại là quá trình xây dựng những dây dẫn để kết nối các linh kiện. Nguyên tử
Al được làm cho bốc hơi và lắng động trên wafer, tạo ra plasma khí bằng các ion hóa
trơ, các ion tập trung trên bìa Al và plasma đánh bật những nguyen tử kim loại, tiếp
đến những nguyên tử kim loại này được lắng đọng trên wafer. Khắc acid ướt hoặc
khô được sử dụng đẻ loại bỏ kim loại không mong muốn.Các via theo sau và việc tạo
kim loại được áp dụng.
II, Bài tập
Câu 1. Vẽ đặc tuyến dòng điện – điện áp trong các transistor MOS.
8
(Thơng tin thêm lý thuyết)
Quan hệ giữ dịng điện và điện áp
Như đã giới thiệu ở trên, Transistor MOS có 3 miền hoạt động:
-
Miền ngưng (cutoff) hoặc dưới ngưỡng (subthreshold).
-
Miền tuyến tính hoặc khơng bão hịa.
-
Miền bão hịa.
Ta hãy bắt đầu từ mơ hình bậc nhất (Shockley lý tưởng) lên quan đến dòng điện và
điện áp (I-V) của Transistor NMOS trong từng miền đã nêu. Trong miền cutoff (Vgs
< Vt, khơng có kênh và hầu như dịng điện từ máng đến nguồn bằng 0. Trong những
miền khác, cổng thu hút hạt mang điện (điện tử) để tạo thành kênh. Điện tử trôi từ
nguồn đến máng ở tốc độ tỉ lệ với trường điện giữa các miền này. Vậy thì ta có thể
tính dịng điện nếu ta biết lượng điện tích trong kênh và tốc độ ở đó hạt mang điện di
chuyển. Ta biết rằng điện tích trên mỗi bản tụ điện là Q = CV. Như vậy, điện tích
trong kênh Qchannel là:
(2.1)
9
Hình 2.6 Điện áp trung bình cổng đến kênh.
10
Trường điện E là sai biệt giữa điện áp nguồn và máng Vds chia cho chiều dài
kênh.
Thời gian cần có để hạt mang điện đi ngang qua kênh bằng chiều dài kênh chia cho
vận tốc của hạt mang điện. L/v. Do vậy, dòng điện giữa nguồn và máng là lượng tổng
điện tích trong kênh chia cho thời gian cần có để đi ngang qua kênh.
Phương trìn (2.5) mơ tả miền hoạt động tuyến tính với Vgs > Vt, nhưng Vda tương
đối nhỏ. Miền này được gọi là tuyến tính hoặc có tính điện trở là do Vds/2 < Vgs - Vt
hầu như tăng tuyến tính theo Vds, giống như một điện trở lý tưởng. Các thơng số phụ
thuộc vào hình học và công nghệ đôi khi được gom chung thành hệ số duy nhất β.
Không nên nhầm lẫn công dụng này của β với cùng ký hiệu được sử dụng cho tỉ số
dòng điện cực thu trên dòng điện cực nên trong Transistor lưỡng cực (biporlar
Transistor).
11
12
Tương ứng với mơ hình bậc nhất, dịng điện bằng 0 với các điện áp cổng nhỏ hơn Vt.
Với những điện áp cổng cao, dịng điện tăng tuyến tính theo Vda khi Vds nhỏ. Khi
Vda đạt đến điểm bão hòa Vga - Vt dòng điện cuộn tròn và sau cùng trở thành độc
lập với Vds khi Transistor bão hòa.
Transistor PMOS hoạt động theo cùng cách nhưng với các dấu ngược lại và đặc tính
I-V ở phần tư thứ 3 như được trình bày ở hình 2.8. Độ linh động của lỗ trong Silicon
thường thấp hơn so với độ linh động của điện tử. Điều này có nghĩa là Transistor
PMOS cung cấp dịng điện nhỏ hơn so với Transistor NMOS có cùng kích thước và
như vậy châm hơn.
13
Câu 2: Tính tốn các tham số mạch điện: trì hỗn mạch (trì hỗn tăng, trì hỗn
giảm), nỗ lực logic, trì hỗn ký sinh.
14
15
Bảng nỗ lực Logic của các cổng thông dụng
- Nỗ lực Logic có thể được tính bằng cách phác họa các cổng. Các cổng đảo,
NAND, NOR, với các bề rộng transistor được chọn để nhận được điện trở đơn
vị, giả sử pMOS có điện trở gấp đơi điện trở của nMOS.
16
Cổng NOT có 3 đơn vị điện dung ngõ vào. Cổng NAND có 4 đơn vị điện dung
ngõ vào nên nỗ lực Logic là 4/3.
Tườn tự cổng NOR có 5 đơn vị điện dung ngõ vào nên nỗ lực Logic là 5/3.
**Elmore Delay ()
Mơ hình trễ Elmore [Elmore48] ước tính độ trễ từ nguồn chuyển sang một trong các
nút lá thay đổi như tổng trên mỗi nút i của điện dung Ci trên nút, nhân với điện trở
hiệu dụng Rủi ro trên đường chia sẻ từ nguồn tới nút và lá. Ứng dụng của độ trễ
Elmore được minh họa rõ nhất qua các ví dụ.
Ví dụ 1: Tính tốn độ trễ Elmore cho Vout trong hệ thống RC bậc 2 từ Hình 4.10.
GIẢI: Đoạn mạch có nguồn và hai nút. Tại nút n1, điện dung là C1 và điện trở của
nguồn là R1. Tại nút Vout, điện dung là C2 và điện trở của nguồn là (R1 + R2). Do
đó, độ trễ Elmore là tpd = R1C1 + (R1 + R2) C2, giống như hằng số thời gian duy
nhất được dự đoán trong EQ (4.13). Lưu ý rằng các điện trở hiệu dụng phải tính đến
hệ số ln 2.
VD2: Ước tính tpd cho một bộ biến tần điều khiển m bộ biến tần giống nhau.
GIẢI: Hình 4.12 cho thấy một mạch tương đương cho quá trình chuyển đổi rơi
xuống. Mỗi biến tần tải trình bày 3C đơn vị điện dung cổng, tổng cộng là 3mC. Nút
đầu ra cũng nhận thấy điện dung 3C từ bộ khuếch tán cống của biến tần điều khiển.
Điện dung này được gọi là ký sinh vì nó là một tác dụng phụ khơng mong muốn của
nhu cầu làm cho cống đủ lớn để tiếp xúc. Điện dung ký sinh độc lập với tải mà biến
tần đang chạy. Do đó, tổng điện dung là (3 + 3m) C. Điện trở là R nên độ trễ Elmore
là tpd = (3 + 3m) RC. Mạch tương đương cho quá trình chuyển đổi tăng cho kết quả
tương tự.
VD3: Lặp lại ví dụ 2 nếu trình điều khiển là w nhân với kích thước đơn vị.
17
GIẢI: Hình 4.13 cho thấy mạch tương đương. Các bóng bán dẫn điều khiển có chiều
rộng gấp w lần, do đó, điện trở hiệu dụng giảm một hệ số w. Điện dung khuếch tán
tăng một hệ số w. Độ trễ Elmore là tpd = ((3w + 3m) C) (R / w) = (3 + 3m / w) RC.
De fi ne fanout của cổng, h, là tỷ số giữa điện dung tải và điện dung đầu vào. (Điện
dung khuếch tán không được tính trong fanout.) Điện dung tải là 3mC. Điện dung đầu
vào là 3wC. Do đó, biến tần có tốc độ h = m / w và độ trễ có thể được viết là (3 + 3h)
RC.
VD4: (Hình 4.14) Nếu một bóng bán dẫn đơn vị có R = 10 k
quy trình 65 nm, hãy tính độ trễ, tính bằng pico giây (ps), của bộ nghịch lưu trong
Hình 4.14 với fanout là h = 4.
GIẢI: Sản phẩm RC trong 65 quy trình nm là (10 k <) (0,1 fF) = 1 ps. Với h = 4, độ
trễ là (3 + 3h) (1 ps) = 15 ps. Đây được gọi là độ trễ biến tần fanout-of-4 (FO4) và là
đại diện của độ trễ cổng trong một mạch điển hình. Hãy nhớ rằng một pico giây là
một phần nghìn tỷ giây. Biến tần có thể chuyển đổi khoảng 66 tỷ lần mỗi giây. Tốc độ
tuyệt vời này giải thích một phần khả năng tuyệt vời của các mạch tích hợp.
Thường hữu ích khi biểu thị độ trễ ở dạng khơng phụ thuộc vào quy trình để các
mạch có thể được so sánh dựa trên cấu trúc liên kết hơn là tốc độ của quy trình sản
xuất. Hơn nữa, với một thước đo độ trễ độc lập với quy trình, kiến thức về tốc độ
mạch thu được khi làm việc trong một quy trình có thể được chuyển sang một quy
trình mới. Quan sát rằng độ trễ của biến tần fanout-of-1 lý tưởng khơng có điện dung
ký sinh là Y = 3RC 1 [Sutherland99]. Chúng tôi biểu thị độ trễ chuẩn hóa d liên quan
đến độ trễ biến tần này:
18
Ví dụ 5: Ước tính tpdf và tpdr cho cổng NAND 3 đầu vào từ Ví dụ 4.2 nếu đầu ra
được tải với h cổng NAND giống nhau. Hình 4.15.
GIẢI: Mỗi tải cổng NAND có 5 đơn vị điện dung trên một đầu vào nhất định. Hình
4.15 (a) cho thấy mạch tương đương bao gồm tải cho quá trình chuyển đổi rơi xuống.
Nút n1 có điện dung 3C và điện trở nối đất R / 3. nút n2 có điện dung 3C và điện trở
(R/3 + R/3) nối đất. Nút Y có điện dung (9 + 5h) C và điện trở (R/3 + R/3 + R/3) với
đất. Độ trễ Elmore đối với đầu ra giảm là tổng của các sản phẩm RC này,
tpdf = (3C) (R/3) + (3C) (R/3 + R/3) + ((9+ 5h) C) (R/3 + R/3 + R/3) = (12 + 5h)
RC. Hình 4.15 (b) cho thấy mạch tương đương cho quá trình chuyển đổi rơi xuống.
Trong trường hợp xấu nhất, hai đầu vào bên trong là 1 và đầu vào bên ngoài giảm
xuống. Y được kéo đến VDD thơng qua một bóng bán dẫn pMOS duy nhất. Các bóng
bán dẫn ON nMOS đóng góp điện dung ký sinh làm chậm q trình chuyển tiếp. Nút
Y có điện dung (9 + 5h) C và điện trở R của nguồn VDD. Nút n2 có điện dung 3C.
Điện trở liên quan chỉ là R, không phải (R + R / 3), vì đầu ra chỉ được sạc qua R. Đây
là ý nghĩa của điện trở trên đường dẫn chia sẻ từ nguồn (VDD) đến nút (n2) và chiếc
lá (Y). Tương tự, nút n1 có điện dung 3C và điện trở R. Do đó, độ trễ Elmore đối với
đầu ra tăng là :
tpdr = (15 + 5h) RC.
Điện trở R / 3 khơng góp phần vào sự chậm trễ này. Thật vậy, chúng che chắn các
điện dung khuếch tán, không cần phải tích điện hết trước khi Y tăng. Do đó, độ trễ
Elmore là thận trọng và độ trễ thực tế có phần nhanh hơn. Mặc dù cổng có điện trở
kéo lên và xuống bằng nhau, nhưng độ trễ khơng hồn tồn bằng nhau vì điện dung
trên các nút bên trong.
** Delay parasitic.
Độ trễ ký sinh của cổng là độ trễ của cổng khi nó truyền tải bằng khơng. Nó có thể
được ước tính với các mơ hình trễ RC. Một phương pháp thơ sơ tốt cho việc tính tốn
tay là chỉ đếm điện dung khuếch tán trên nút đầu ra. Ví dụ, hãy xem xét các cổng
19
trong Hình 4.22, giả sử mỗi bóng bán dẫn trên nút đầu ra có tiếp điểm khuếch tán
cống riêng của nó. Chiều rộng bóng bán dẫn được chọn để cung cấp điện trở R trong
mỗi cổng. Biến tần có ba đơn vị điện dung khuếch tán trên đầu ra, do đó, độ trễ ký
sinh là 3RC = Y. Nói cách khác, độ trễ ký sinh chuẩn hóa là 1. Nói chung, chúng ta sẽ
gọi độ trễ ký sinh chuẩn hóa là pinv.pinv là tỷ số giữa điện dung khuếch tán và điện
dung cổng trong một q trình cụ thể. Nó thường gần bằng 1 và sẽ được coi là 1 trong
nhiều ví dụ cho đơn giản. NAND 3 đầu vào và NOR đều có 9 đơn vị điện dung
khuếch tán trên đầu ra, do đó độ trễ ký sinh lớn gấp ba lần (3pinv, hoặc đơn giản là
3). Bảng 4.3 ước tính độ trễ ký sinh của các cổng chung. Tăng kích thước bóng bán
dẫn làm giảm điện trở nhưng tăng điện dung tương ứng, do đó, độ trễ ký sinh, theo
thứ tự đầu tiên, khơng phụ thuộc vào kích thước cổng. Tuy nhiên, các bóng bán dẫn
rộng hơn có thể được gấp lại và thường ít thấy sự gia tăng tuyến tính trong điện dung
ký sinh của hệ thống dây bên trong, vì vậy trong thực tế, các cổng lớn hơn có xu
hướng có độ trễ ký sinh thấp hơn một chút.
BẢNG: Độ trễ ký sinh của các cổng chung
Phương pháp ước tính độ trễ ký sinh này rõ ràng là thơ thiển. Nhiều ước tính lại sử
dụng ký sinh bên trong đếm độ trễ Elmore, như trong Ví dụ 4.7, hoặc trích xuất độ trễ
từ mơ phỏng. Độ trễ ký sinh cũng phụ thuộc vào tỷ lệ giữa điện dung khuếch tán và
điện dung cổng. Ví dụ, trong q trình silicon-on-insulator, trong đó điện dung
khuếch tán nhỏ hơn nhiều, thì độ trễ ký sinh sẽ thấp hơn. Trong khi biết độ trễ ký sinh
là quan trọng để ước tính chính xác độ trễ cổng, chúng ta sẽ thấy trong Phần 4.5 rằng
các kích thước bóng bán dẫn tốt nhất cho một mạch cụ thể chỉ phụ thuộc yếu vào độ
trễ ký sinh. Do đó, các ước tính thơ có xu hướng phù hợp để đạt được một thiết kế
mạch tốt. Tuy nhiên, điều quan trọng là phải nhận ra rằng độ trễ ký sinh phát triển
nhiều hơn tuyến tính với số lượng đầu vào trong mạch NAND hoặc NOR thực. Ví dụ,
Hình 4.23 cho thấy một mơ hình cổng NAND n đầu vào, trong đó các đầu vào phía
trên đều là 1 và đầu vào phía dưới tăng lên. Cổng phải xả điện dung khuếch tán của
tất cả các nút bên trong cũng như đầu ra. Sự chậm trễ Elmore là:
20
Độ trễ này tăng lên bậc hai với số lượng bóng bán dẫn nối tiếp n, cho thấy rằng vượt
ra ngồi một điểm nhất định thì việc chia một cổng lớn thành một dòng thác gồm hai
cổng nhỏ hơn sẽ nhanh hơn. Chúng ta sẽ thấy trong Phần 4.4.6.5 rằng coef fi cient
của số hạng n2 có xu hướng thậm chí cịn lớn hơn trong các mạch thực so với trong
mơ hình đơn giản này vì điện dung nguồn cổng. Trong thực tế, hiếm khi được khuyến
khích xây dựng một cổng với nhiều hơn bốn hoặc có thể là bóng bán dẫn nối tiếp.
Khi xây dựng các cổng quạt lớn, cây của cổng NAND tốt hơn cổng NOR vì các
NAND có nỗ lực logic thấp hơn.
Câu 3: Thiết kế các mạch logic cơ bản: chú thích mạch điện bằng các điện dung
và điện trở, Phác thảo mạch điện theo các q trình chuyển đổi đầu ra giảm,
tăng.
Mơ hình RC delay:
21
*
Cổng NAND
Phác thảo cổng NAND 3 đầu vào với độ rộng bóng bán dẫn được chọn để đạt
được điện trở tăng và giảm hiệu quả bằng với điện trở của biến tần đơn vị (R).
Chú thích cổng với cổng và điện dung khuếch tán của nó. Giả sử tất cả các nút
khuếch tán đều được liên hệ. Sau đó, phác thảo các mạch tương đương cho quá
trình chuyển đổi đầu ra giảm và cho quá trình chuyển đổi đầu ra tăng trong trường
hợp xấu nhất. GIẢI:
- (a) cho thấy một cổng như vậy. Ba bóng bán dẫn nMOS mắc nối tiếp nên điện
trở gấp ba lần điện trở của bóng bán dẫn đơn. Do đó, mỗi phải có chiều rộng gấp
ba lần chiều rộng để bù đắp. Nói cách khác, mỗi bóng bán dẫn có điện trở R / 3 và
kết hợp nối tiếp có điện trở R. Hai bóng bán dẫn pMOS mắc song song. Trong
trường hợp xấu nhất (với một trong các đầu vào thấp), chỉ một trong các bóng bán
22
dẫn pMOS là BẬT. Vì vậy, mỗi phải có chiều rộng gấp đơi đơn vị để có điện trở
R.
- (b) cho thấy các điện dung. Mỗi đầu vào trình bày đơn vị điện dung cổng cho bất
kỳ mạch nào điều khiển đầu vào đó. Chú ý rằng các tụ điện trên khuếch tán nguồn
gắn với thanh ray có cả hai đầu nối bị ngắn mạch với nhau nên chúng không liên
quan đến hoạt động của mạch.
- (c) vẽ lại cổng với các điện dung này bị xóa và các điện dung còn lại được gộp
vào đất.
- (d) cho thấy mạch tương đương cho quá trình chuyển đổi đầu ra giảm. Đầu ra
kéo xuống thơng qua ba bóng bán dẫn nMOS nối tiếp. Hình 4.7 (e) cho thấy mạch
tương đương cho quá trình chuyển đổi đầu ra tăng. Trong trường hợp xấu nhất, hai
đầu vào trên là 1 và đầu vào dưới cùng giảm xuống 0. Đầu ra kéo lên thông qua
một bóng bán dẫn pMOS duy nhất. Hai bóng bán dẫn nMOS phía trên vẫn đang
bật, do đó, điện dung khuếch tán giữa các bóng bán dẫn nMOS nối tiếp cũng phải
được xả.))
23
- Tính tpdf và tpdr cho cổng NAND 3 đầu vào: hình 4.15.
tpdf = (3C)(R/3) + (3C)(R/3 + R/3) + ((9+ 5h)C) (R/3 + R/3 + R/3)
= (12 + 5h) RC.
tpdr = (3C)(R/3) + (3C) (R/3) + ((9+5h)C)(R/3+R/3) = (15 + 5h) RC.
Cổng AND và Cổng OR
24
Cổng NOT
Cổng NOR 3 gate
25