Đánh giá các thuật toán ước lượng mù trong bù sai lệch định thời cho các bộ ADC ghép xen thời gian

Đánh giá các thuật toán ước lượng mù
trong bù sai lệch định thời cho các bộ ADC
ghép xen thời gian
Hoàng Thị Yến∗ , Tạ Văn Thành∗ , Lê Đức Hân∗ , Trịnh Xuân Minh∗ , Hoàng Văn Phúc∗ , Đỗ Ngọc Tuấn†
∗
†

Đại học Kỹ thuật Lê Quý Đôn, Hà Nội, Việt Nam
Đại học Thông tin Liên lạc, Nha Trang, Khánh Hịa
Email:

Tóm tắt nội dung—Sai lệch giữa các kênh trong các Bộ
chuyển đổi tương tự - số ghép xen thời gian (TIADCs)
gây ra méo trong phổ đầu ra, ảnh hưởng tới khả năng
làm việc của các Bộ chuyển đổi tương tự - số (ADC). Vì
vậy, việc bù sai lệch cho các kênh của TIADC là hết sức
cần thiết. Trong bài báo này, nhóm tác giả phân tích hiệu
quả của việc sử dụng thuật tốn bình phương trung bình
cực tiểu (Least Mean Square) và thuật tốn bình phương
cực tiểu đệ quy (Recursive least squares - RLS) trong bù
sai lệch định thời cho TIADC. Phân tích này nhằm đánh
giá hiệu quả bù sai lệch thông qua việc quan sát phổ đầu
ra, thể hiện qua các tham số tỉ số tín hiệu trên nhiễu và
méo (signal-to-noise and distortion ratio - SNDR), dải động
không chứa hài (spurious-free dynamic range - SFDR) và
tốc độ hội tụ của việc ước lượng. Điều này được thể hiện
qua kết quả mô phỏng.

I. GIỚI THIỆU
Trước sự phát triển của các hệ thống truyền thông số,
các chuẩn truyền thông mới, hiệu năng của các ADC

đơn đang bị giới hạn bởi tốc độ, độ phân giải và độ
chính xác. Để khắc phục được các hạn chế này thì ADC
ghép xen thời gian (Time-interleaved Analog-to-Digital
Converter - TIADC) là một giải pháp đầy hứa hẹn. Giải
pháp này sử dụng nhiều ADC đơn hoạt động song song
và lấy mẫu xen kẽ nhau về mặt thời gian [1], [2]. Trong
cấu trúc TIADC M kênh, mỗi kênh lấy mẫu với tần số
fs /M . Do đó về mặt lý thuyết, TIADC M kênh tương
đương với một ADC mà có tốc độ lấy mẫu tăng M lần
như minh họa trong hình 1.
Về mặt lý tưởng, đặc tính hàm truyền của các kênh là
hoàn toàn giống nhau. Tuy nhiên, trong thực tế, do sai
lệch trong quá trình xử lý, sự biến đổi của nguồn cung
cấp, nhiệt độ và độ tuổi của các thành phần điện tử. . .
mà trong TIADC xảy ra các sai lệch kênh. Mỗi kênh
trong một TIADC M kênh được đặc trưng bởi sai lệch
một chiều Om , sai lệch khuếch đại gm và sai lệch định

78

f
M
s

I 0(t )

ADC0

y 0 >n@

MT

s

f
M

I (t )
x(t )

I 0(t )

s

1

ADC1

y1 > n@

y[n ]
Mux

f
M

I (t )

s

M 1

ADC M 1

y M 1 > n @

I (t )

T

s

1

I (t )
M 1

(a)

(b)

Hình 1. Cấu trúc và giản đồ thời gian của TI-ADC M kênh

thời rm Ts , với m = 0, 1, ..., M − 1, trong đó rm là độ
sai lệch định thời tương đối so với chu ký lấy mẫu như
chỉ ra trong hình 2. Các sai lệch kênh này tạo ra các
hài trong phổ tần đầu ra [2], [3], và làm giảm hiệu năng
hoạt động của TIADC. Vì vậy, chúng làm giảm tỉ số
tín hiệu trên nhiễu và méo (SNDR) và dải động khơng
chứa hài (SFDR) [3]. Chính vì vậy, hiệu chỉnh các sai

lệch kênh trong TIADC là việc làm cần thiết.
Trong những năm gần đây, hiệu chỉnh sai lệch khuếch

Hình 2. Các sai lệch kênh trong TIADC


đại và sai lệch định thời đã được nghiên cứu [5]-[11].
Các cơng trình này thường xem xét trên hệ thống TIADC
hai kênh [5]-[7]. Một số cơng trình nghiên cứu hiệu
chỉnh sai lệch định thời trên hệ thống 4 kênh [8]-[11].
Trong bài báo này, nhóm tác giả chỉ tập trung vào việc
phân tích và hiệu chỉnh sai lệch định thời theo phương
pháp số. Trong đó, chúng tơi phân tích và so sánh thuật
tốn ước lượng thích nghi để ước lượng sai lệch định
thời trong TIADC M kênh. Kết quả đưa ra trong bài
báo thực hiện hiệu chỉnh mù sai lệch định thời sử dụng
cấu trúc thích nghi dựa trên thuật tốn RLS và thuật
tốn LMS.
Phần cịn lại của bài báo được tổ chức như sau. Trong
phần II phân tích mơ hình của hệ thống theo phương
pháp số. Trong đó, chỉ xét sai lệch định thời trong
TIADC M kênh. Trên cơ sở đó, xây dựng trình tự các
bước của thuật tốn ước lượng mù được trình bày ở
phần III. Một số kết quả mô phỏng bằng phần mềm
Matlab và kết luận sẽ được trình bày trong phần IV
và V.
II. MƠ HÌNH HỆ THỐNG
Giả sử cho tín hiệu vào băng tần hữu hạn X (jΩ) = 0,
với |Ω| ≥ B và B ≤ Tπs , đầu ra của TIADC M kênh
trong hình 3 có sai lệch định thời có thể được viết lại

như sau:
αk e

j(

ω−k 2π
M

) X ej (

ω−k 2π
M

)

(1)

k=0

Trong đó:
αk e

jω

jω
erm Hd (e ) ≈ 1 + rm Hd ejω

1
=
M

M −1

e

rm Hd ( e

jω

)e

−jk 2πm
M

(5)

y [n] = x [n] + e [n]

Trong đó x [n] là tín hiệu vào, e [n] là thành phần lỗi
do sai lệch định thời. Mơ hình như vậy được chỉ ra trong
hình 4.
e [n] có thể được viết dưới dạng vector như sau:
(6)

e [n] = cTr xr [n]

Trong đó, cr là vector hệ số sai lệch định thời, xr [n]
là vector tín hiệu được điều chế và được vi phân. Các
vector này được biểu diễn như sau:
cr =

ℜ {R1 } , ℑ {R1 } , ..., ℜ {R2 } , ℑ {R2 } , ...,

T

ℜ R M −1 , ℑ R M −1 , R M
2

2

(7)
Trong đó ℜ {x} là phần thực của x và ℑ {x} là phần
ảo của x, và Rk được xác định theo công thức
1
M

M −1

2π

rm e−jk M m

(8)

xr [n] = m [n] x [n] ∗ hd [n]

(9)

Rk =

(2)

m=0

(4)

Thay (4) vào (1) và áp dụng biến đổi Fourier rời rạc
ngược của (1) ta được đầu ra của TIADC như sau:

2

M −1

X (jΩ) =

là đáp ứng tần số của bộ vi phân rời rạc theo thời gian
lý tưởng [13]. Vì trong TIADC thì độ lệch thời gian rm
là nhỏ so với chu kỳ lấy mẫu Ts nên chúng ta có thể
áp dụng cơng thức xấp xỉ chuỗi Taylor cho thành phần
jω
erm Hd (e ) và bỏ qua các thành phần bậc cao ta được
kết quả như sau:

m=0

và

và
(3)

Hd (ejω ) = jω, for−π < ω ≤ π

(nM+0)Ts+r0Ts
ADC0

Analog input
x(t)

(nM+m)Ts+rmT
ADCm

y[n]

x[n]

e[n]

Digital
output y[n]

MUX

hd[n]

fs=1/Ts

(nM+(M-1))Ts+rM-1Ts

m[n]

xr[n]

cr

ADCM-1
TIADC

Hình 4. Mơ hình đơn giản của hệ thống TIADC M kênh rời rạc theo
thời gian

Hình 3. Mơ hình TIADC chỉ có sai lệch định thời

79


Trong đó

Các bước thực hiện thuật tốn LMS

2π
2π
m[n] = 2cos 1 n , −2sin 1 n , ...,
M
M
2π
2π
2cos k n , −2sin k n , ...,
(10)
M
M

M
2π
M
2π
2cos
−1
n , −2sin
−1
n ,
2
M
2
M
(−1)n

1.
2.
3.
4.
5.
6.
7.

Khởi tạo: n = 0, cˆr [0] , µ
Lặp n = 0 đến L
eˆ [n] = cˆT
r [n] yr [n]
x
ˆ [n] = y [n] − eˆ [n]
ε [n] = x

ˆ [n] ∗ f [n]
cˆr [n] = cˆr [n − 1] + µε [n] yr [n]
Kết thúc

T

III. THỰC HIỆN THUẬT TOÁN ƯỚC LƯỢNG
Trong phần này, nhóm tác giả trình bày cấu trúc ước
lượng mù sử dụng thuật toán LMS và RLS [11], [13],
[14] như mơ tả trong hình 5 để ước lượng sai lệch định
thời. Như đã phân tích ở trên, nhiệm vụ đặt ra là phải
ước lượng được vector lỗi e [n]. Giải pháp đưa ra là phải
ước lượng được vector hệ số sai lệch định thời cˆr . Trong
bài báo này, nhóm tác giả sử dụng thuật tốn lọc thích
nghi để ước lượng vector này. Các giá trị ước lượng này
được sử dụng để tạo ra tín hiệu lỗi được ước lượng eˆ [n].
Tín hiệu này sau đó được trừ khỏi y [n] để được tín hiệu
vào được khơi phục lại x
ˆ [n] theo công thức sau:
(11)

x
ˆ [n] = y [n] − eˆ [n] = x [n] + e [n] − eˆ [n]

Vì trong phương pháp hiệu chỉnh mù, tín hiệu đầu vào
x(n) khơng được biết ở đầu ra. Tín hiệu đầu ra y(n)
của TIADC được sử dụng thay cho x(n) trong các cơng
thức (6) và (9) để ước lượng tín hiệu lỗi. Do đó, chúng
ta có:
eˆ[n] = cˆTr [n]yr [n]

(12)
(13)

yr [n] = m[n]y[n]∗hd [n]

Việc ước lượng cˆr được thực hiện thơng qua thuật tốn
LMS và thuật tốn RLS. Thuật tốn LMS thực hiện tối
thiểu hóa hàm trung bình bình phương lỗi E e2 (n, ω) .
Trong đó E thể hiện là việc lấy trung bình. Việc cập nhật
lại trọng số cˆr [n] nhằm ước lượng được cˆr [n] giống với
hệ số sai lệch thật sự cr [n], trong đó µ là hệ số bước

xˆ[ n ]

y[n]=x[n]+e[n]

eˆ[ n ]

hd[n]
yr[n]
m[n]

Adaptive algorithm

n
2

λn−1 |e(l, ω)| ,

ζ(n, ω) =

(14)

l=0

trong đó 0 < λ < 1 là hệ số “forget” và e(l, ω) như chỉ
ra trong tài liệu [15]. I là ma trận đơn vị, Ψ là ma trận
tương quan và δ là một hằng số dương. Thông thường,
thường chọn λ trong dải 0.9 < λ < 1 và δ > 100σ 2 với
σ 2 là phương sai của tín hiệu vào.
Các bước thực hiện thuật toán RLS
1.
2.
3.
4.
5.
6.
7.
8.
9.

Khởi tạo: n = 0, λ, Ψ [0] = δI
Lặp n = 0 đến L
u [n] = Ψ−1 [n − 1] yr [n]
1
k [n] = λy [n]u[n]
u [n]
r
T
eˆ [n] = cˆr [n] ∗ yr [n]

x
ˆ [n] = y [n] − eˆ [n]
cˆr [n] = cˆr [n − 1] + k [n] ε [n]
Ψ−1 [n] = λ−1 Ψ−1 [n − 1] − k [n] yr [n] Ψ−1 [n − 1]
Kết thúc

Ta thấy, thuật tốn LMS đơn giản hơn trong tính tốn,
vì vậy các cơng trình nghiên cứu sử dụng rộng rãi thuật
toán này trong bù sai lệch định thời. Tuy nhiên, tốc độ
hội tụ của thuật tốn phụ thuộc µ, ngược lại, thuật tốn
RLS u cầu sự tính tốn phức tạp hơn nhưng lại mang
lại hiệu quả về thời gian hội tụ. Phần sau đây, nhóm tác
giả đưa ra kết quả đối với hai thuật toán này sử dụng
đối với việc bù sai lệch trong hệ thống TIADC 4 kênh.
IV. KẾT QUẢ MƠ PHỎNG

cˆr [n]
e [ n]

thích nghi và ε [n] là phần lỗi sau khi tín hiệu x
ˆ [n] đi
qua một bộ lọc thông cao f [n]. Bộ lọc thơng cao nhằm
loại bỏ tín hiệu, giữ lại thành phần sai lệch định thời để
đưa vào bộ lọc.
Thuật toán LMS đòi hỏi thời gian nhiều hơn để hội
tụ, khi cần tăng tốc độ hội tụ, thì thuật tốn RLS là giải
pháp cần xem xét, thuật toán RLS thực hiện tối thiểu
hóa hàm định giá:

Để so sánh hiệu quả của hai thuật tốn trên, nhóm

tác giả mơ phỏng đối với cấu trúc 10 bit TIADC bốn
kênh lấy mẫu ở tần số 2.7GHz, trong đó giả sử kênh 0
là kênh tham chiếu khơng có sai lệch định thời như chỉ

f [n]

Hình 5. Cấu trúc ước lượng mù sử dụng thuật tốn thích nghi

80


ra trong bảng 1. Tín hiệu đầu vào là tín hiệu băng tần
hữu hạn với X (jΩ) = 0 và ΩTs ≥ 0.7π, nhiễu Gauss
trắng phương sai σ 2 = 1, thuật tốn LMS với bước thích
nghi µ = 0.01, thuật toán RLS với hệ số λ = 0.95.
Với thuật tốn LMS, nhóm tác giả thực hiện mơ phỏng
với các giá trị của µ, nếu chọn giá trị µ nhỏ thì thời gian
hội tụ lâu hơn, nếu chọn µ lớn thì tín hiệu khơng hội tụ
được. Qua thử nghiệm mơ phỏng, tác giả tăng dần µ từ
0.001 và chọn µ = 0.01 là giá trị mà tín hiệu vẫn hội tụ
được để thời gian hội tụ không quá lớn. Với thuật toán
RLS, tác giả thực hiện tăng λ từ 0.9 và λ = 0.95 là giá
trị đầu tiên cho tín hiệu hội tụ tốt, khi tăng dần λ tới
λ > 1 thì tín hiệu khơng cịn hội tụ được.
Tỉ số tín trên nhiễu được tính theo cơng thức (15) và
(16) lần lượt cho y [n] và x
ˆ [n] theo [13]:
SNR = 10log10

N −1

2
n=0 |x [n]|
N −1
2
n=0 |x [n] − y [n]|

(15)

SNR = 10log10

N −1
2
n=0 |x [n]|
N −1
2
ˆ [n]|
n=0 |x [n] − x

(16)

BẢNG

Bảng I
GIÁ TRỊ SAI LỆCH ĐỊNH THỜI

ADC
ADC0
ADC1
ADC2
ADC3

rm
0
0.00016Ts
-0.00025Ts
-0.00087Ts

và

Các tham số sai lệch định thời giữa các kênh trong
TIADC được cho trong bảng 1. Kết quả mơ phỏng đưa
ra trong hình 6 và hình 7, cho thấy: đối với thuật tốn
RLS, các hài do sai lệch định thời đã được loại bỏ gần
như hoàn toàn. SFDR trước khi hiệu chỉnh là 53.2 dB,
sau khi hiệu chỉnh là 99,7 dB, tham số này nâng lên
46.5dB. SNDR trước khi hiệu chỉnh là 33.2 dB, sau khi
hiệu chỉnh là 60.6 dB, tham số này được cải thiện 27.4
dB. So sánh với kết quả khi sử dụng thuật tốn LMS
thì những tham số này thực sự được cải thiện và nâng
lên đáng kể. Khi sử dụng thuật tốn LMS thì SFDR chỉ
cải thiện được 30 dB, SNDR cải thiện được 17.7 dB.
Hình 9 chỉ ra tốc độ hội tụ của thuật toán RLS. Sau
khoảng 1000 mẫu thì các hệ số cˆr hội tụ hồn tồn.
Trong khi đó, nếu sử dụng thuật tốn LMS thì phải sau
hơn 2000 mẫu thì các hệ số cˆr mới hội tụ hồn tồn.
Tốc độ hội tụ của thuật tốn LMS được minh họa trong
hình 8.
Từ phân tích và kết quả mơ phỏng ở trên cho thấy,
thuật tốn RLS đã ước lượng khá chính xác các hệ số
sai lệch định thời cˆr một cách nhanh chóng. Khi so sánh

các tham số này đối với mơ hình hiệu chỉnh dựa trên
thuật tốn LMS như thể hiện trên hình 6 và hình 7 cho
thấy mơ hình sử dụng thuật tốn RLS có tham số tốt
hơn.
V. KẾT LUẬN
Trong nghiên cứu này, chúng tôi phân tích hiệu quả
bù của thuật tốn thích nghi cho sai lệch định thời trong

81

Hình 6. Phổ của tín hiệu trước và sau khi bù sử dụng thuật tốn LMS

Hình 7. Phổ của tín hiệu trước và sau khi bù sử dụng thuật tốn RLS

Hình 8. Tốc độ hội tụ của dùng thuật toán LMS


Hình 9. Tốc độ hội tụ của dùng thuật tốn RLS

TIADC. Bài báo đã phân tích được đặc điểm của hai
thuật toán khi áp dụng cho việc bù sai lệch định thời
cho TIADC, làm cơ sở cho việc lựa chọn thuật tốn
cho hệ thống. Kết quả cho thấy mơ hình sử dụng thuật
tốn RLS có tốc độ hội tụ nhanh, đạt được các chỉ số
về SFDR, SNDR tốt hơn so với mơ hình sử dụng thuật
tốn LMS. Tuy nhiên, thuật tốn RLS địi hỏi độ phức
tạp tính tốn lớn hơn so với sử dụng thuật toán LMS
thể hiện qua nhiều bước tính tốn hơn, nhiều bộ cộng
và bộ nhân hơn. Vì vậy tùy vào các ứng dụng cụ thể mà
các nhà nghiên cứu có thể lựa chọn các thuật tốn khác

nhau tùy vào sự ưu tiên của việc nghiên cứu. Thuật tốn
LMS đơn giản hơn trong tính tốn nên là lựa chọn tốt
trong các hệ thống tốc độ cao, tuy nhiên, nếu thực hiện
bài tốn trên nền tảng cơng nghệ FPGA với tài nguyên
và khả năng thực thi cao thì thuật toán RLS là một giải
pháp hiệu quả để nâng cao chất lượng bù sai lệch cho
TIADC.
LỜI CẢM ƠN
Nghiên cứu này được tài trợ bởi Quỹ phát triển khoa
học và công nghệ quốc gia (NAFOSTED) trong đề tài
mã số 102.02-2016.12.
TÀI

LIỆU

[1] F. Maloberti, “High-speed data converters for communication
systems,” Circuits and Systems Magazine, IEEE, vol. 1, no. 1,
pp. 26 –36, Jan.2001.
[2] N. Kurosawa, H. Kobayashi, K. Maruyama, H. Sugawara, and
K. K., “Explicit analysis of channel mismatch effects in timeinterleaved ADC systems,” IEEE Transactions on Circuits and
Systems I: Fundamental Theory and Applications„ vol. 48, no.
3, pp. 261–271, March 2001.
[3] D. Fu, K. C. Dyer, H.-S. Lewis, and P. J. Hurst, “A digital
background calibration technique for time-interleaved analog-todigital converters,” IEEE Journal of Solid-State Circuits„ vol. 33,
no. 12, pp. 1904–1911, December 1998.

82

[4] S. J. Tilden, T. E. Linnenbrink, and P. J. Green, "Overview of
IEEE-STD-1241" standard for terminology and test methods for

analog-to-digital converters"," in Instrumentation and Measurement Technology Conference, 1999. IMTC/99. Proceedings of the
16th IEEE, 1999, vol. 3, pp. 1498-1503: IEEE.
[5] S. Jamal, D. Fu, M. Singh, P. Hurst, and S. Lewis, “Calibration
of sample-time error in a two-channel time-interleaved analog-todigital converter,” IEEE Transactions on Circuits and Systems I:
Regular Papers„ vol. 51, no. 1, pp. 130–139, Jan. 2004.
[6] M. Seo, M. Rodwell, and U. Madhow, “Blind correction of gain
and timing mismatches for a two-channel time-interleaved analogto-digital converter,” in Proceedings of 39th IEEE Asilomar
Conference on Signals, Systems and Computers, October 2005,
pp. 1121–1125
[7] S. Huang and B. Levy, “Adaptive blind calibration of timing offset
and gain mismatch for two-channel time-interleaved ADCs,” IEEE
Transactions on Circuits and Systems I: Regular Papers„ vol. 53,
no. 6, pp. 1276–1288, June 2006.
[8] Huang, Steven, and Bernard C. Levy. "Blind calibration of timing
offsets for four-channel time-interleaved ADCs." IEEE Transactions on Circuits and Systems I: Regular Papers 54.4 (2007): 863876.
[9] C. Vogel, "A frequency domain method for blind identification
of timing mismatches in time-interleaved ADCs," in Norchip
Conference, 2006. 24th, 2006, pp. 45-48: IEEE.
[10] D. Marelli, K. Mahata, and M. Fu, “Linear LMS compensation
for timing mismatch in time-interleaved ADCs,” IEEE Transactions on Circuits and Systems I: Regular Papers„ vol. 56, no. 11,
pp. 2476–2486, November 2009.
[11] V. Divi and G. Wornell, “Blind calibration of timing skew in
time-interleaved analog-to-digital converters,” IEEE Journal of
Selected Top-ics in Signal Processing„ vol. 3, no. 3, pp. 509–522,
June 2009.
[12] A. V. Oppenheim, Discrete-time signal processing. Pearson Education India, 1999.
[13] Saleem, Shahzad, and Christian Vogel. "On blind identification
of gain and timing mismatches in time-interleaved analog-todigital converters." 33rd International Conference on Telecommunications and Signal Processing, Baden (Austria), pp. 151-155,
2010.
[14] B. Farhang-Boroujeny, Adaptive filters: theory and applications.

John Wiley and Sons, 2013.
[15] S. Choi, E. R. Jeong, and Y. H. Lee, “Adaptive predistortion
with direct learning based on piecewise linear approximation of
amplifier nonlinearity,” IEEE Select. Topics Signal Process., vol.
3, no. 3, pp.397–404, June. 2009.