141 kts thi đề

ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MƠN ĐIỆN TỬ
Điểm

ĐỀ THI HK1 (2014-2015)
Mơn: Kỹ thuật số

Chữ kí giám thị

Thời gian: 110 phút

(SINH VIÊN KHƠNG ĐƯỢC SỬ DỤNG TÀI LIỆU)
HỌ TÊN: ………………………………………. MSSV: ………………… NHÓM: ………..
SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 6 TRANG
Câu 1 (2,0 điểm)
a. Sử dụng JK-FF thiết kế bộ đếm nối tiếp (bộ đếm không đồng bộ) có giản đồ trạng
thái như hình vẽ.
001

Q2Q1Q0
000

J

Pr

Q

111
ck

100

101

110

K

Cl

Q

b. Cho Q2Q1Q0 của bộ đếm nối với IC74138 như hình vẽ. Hãy vẽ thêm cổng logic cần
thiết để tạo 2 tín hiệu điều khiển cho 2 đèn LED: L1 và L2 có quy luật sáng/tắt tuần hoàn theo
dãy đếm như bảng sau. Biết rằng bộ đếm có trạng thái đầu Q2Q1Q0 = 000
Q2 Q1 Q0
Trạng thái
đèn Led

000
2 Led tắt

Led 1 sáng
Led 2 tắt

2 Led sáng

1

Led 1 tắt
Led 2 sáng

2 Led tắt

2 Led sáng


Q2

C

Y0

Q1

B

Y1

Q0

A (lsb)

Y2

L1

Y3
Y4
1

G1

Y5

0

G2A

Y6

0

G2B

Y7

L2

IC74138
Câu 2 (2,0 điểm) Cho bộ đếm Q2Q1Q0 có sơ đồ như hình vẽ. Hãy vẽ giản đồ trạng thái của bộ
đếm và cho biết bộ đếm có cần xác định trạng thái đầu (reset) hay khơng? Nếu có hãy vẽ thêm
mạch xác định trạng thái đầu để bộ đếm hoạt động theo vịng đếm có nhiều trạng thái nhất
(biết rằng các FF có ngõ vào Preset và Clear tích cực thấp).
Q2

Q0

Q1

J2

Q2

J1

Q1

K2

Q2

K1

Q1

CK

2

1

J0

Q0

K0

Q0

Câu 3 (1,0 điểm) Một hệ tuần tự kiểu MOORE có 2 ngõ vào X và Y, và một ngõ ra Z. Ngõ ra Z
là 1 khi ngõ vào XY hiện tại và trước đó 1 xung clock có tổng số bit 1 là 2. Hãy thành lập bảng
chuyển trạng thái và rút gọn. Biết rằng trạng thái đầu (trạng thái reset) là trạng thái S0 chưa
có nhận được bit 1. Các trạng thái kế tiếp là S1, S2, .. Chú thích về số bit 1 của các trạng thái.
Vd: XY = 00, 10, 00, 11, 00, 10, 01, 01, 11, 01, ..
Z = 0, 0, 0, 1, 1, 0, 1, 1, 0, 0, ..

Câu 4 (2,0 điểm) Hệ tuần tự được thiết kế bằng T-FF và ROM như hình vẽ
ROM 23 x 4 (bit)
D3
Bảng nạp ROM
Z1
A2
X
D3
A2 A1 A0
D3 D2 D1 D0
Z2
(X Q1 Q2) (Z1 Z2 T1 T2)
D2
0 0 0
1 1 0 1
Q1
T
1
0 0 1
1 0 0 1
A1
D1
T

Q
0 1 0
0 1 1 1
0 1 1
0 0 0 0
CK
1 0 0
1 1 1 0
Q2
T
2
1 0 1
0 0 1 0
T
Q
D0
A0
1 1 0
0 1 1 1
1 1 1
0 0 0 0
CK
CLK
3


a. Vẽ giản đồ trạng thái của hệ

b. Nếu thay ROM trên bằng PLA, hãy vẽ thêm các đường tích (AND) và đánh dấu kết
nối trong các dãy AND và dãy OR bên trong PLA

X

Q1

Q2

Z1
4

Z2

T1

T2


Câu 5 (1,0 điểm)
Hãy viết tiếp chương trình VHDL theo kiểu mô tả cấu trúc cho hệ tuần tự cho ở câu 4.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY cau5 IS
PORT ( X, CLK: IN std_logic; Z1, Z2 : OUT std_logic);
END cau6;
ARCHITECTURE thi OF cau5 IS
COMPONENT rom_34
PORT ( A: IN std_logic_vector(2 downto 0);
D: OUT std_logic_vector(3 downto 0));
END COMPONENT;
COMPONENT t_ff

PORT (T, CK: IN std_logic; Q: OUT std_logic);
END COMPONENT;

Câu 6 (1,0 điểm) Chương trình VHDL mơ tả 1 máy trạng thái:
LIBRARY ieee;
USE ieee.std_logic_1164.all;

u2: PROCESS (x, ttht)
BEGIN
CASE ttht IS

ENTITY cau_6 IS
PORT (clk, x, rst: IN std_logic;
z1, z2: OUT std_logic );
END cau_6 ;

WHEN A => z1 <= '0'; z2 <= '1';
IF x = '1' THEN ttkt <= B;
ELSE ttkt <= C;
END IF;
WHEN B => z1 <= '0'; z2 <= '0';
IF x = '1' THEN ttkt <= A;
ELSE ttkt <= C;
END IF;
WHEN C => z1 <= '1'; z2 <= '1';
IF x = '1' THEN ttkt <= B;
ELSE ttkt <= A;
END IF;
END CASE;
END PROCESS;

ARCHITECTURE thi OF cau_6 IS
TYPE tthai IS (A, B, C);
SIGNAL ttht, ttkt: tthai;
BEGIN
u1: PROCESS (clk, rst)
BEGIN
IF rst = '1' THEN
ttht <= A;
ELSIF rising_edge(clk) THEN
ttht <= ttkt;
END IF;
END PROCESS;

END thi;

5


a. Vẽ giản đồ trạng thái (graph trạng thái) của hệ trên

b. Thay vì mơ tả hàm ngõ ra Z1 và Z2 trong Process, hãy viết lại lệnh mô tả Z1 và Z2
bằng lệnh đồng thời WHEN – ELSE bên ngoài Process.

Câu 7 (1,0 điểm) Sử dụng lệnh CASE, viết đoạn chương trình VHDL mơ tả hệ tổ hợp có bảng
hoạt động sau:
E

Bảng hoạt động

Y0
E U
0 X
1 0
1 0
1 1
1 1

Y1
U
Y2
V

Y3

GV ra đề

NGUYỄN TRỌNG LUẬT

V
X
0
1
0
1

Y0
0
1
1

1
1

Y1
0
1
1
1
0

Y2
0
1
1
0
0

Y3
0
1
0
0
0

Ngày 10 tháng 12 năm 2014
BM Điện Tử

6