báo cáo thực tập vlsi thiết kế mô phỏng cổng logic

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (3.17 MB, 121 trang )

Trang 1<div class="page_container" data-page="1">

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO

</div>Trang 2<div class="page_container" data-page="2">

CHƯƠNG II. THIẾT KẾ VÀ MÔ PHỎNG CỔNG LOGIC...14

2.1. THIẾT KẾ VÀ MÔ PHỎNG CỔNG AND 2 NGÕ VÀO...14

</div>Trang 5<div class="page_container" data-page="5">

CHƯƠNG I. THIẾT KẾ MƠ PHỎNG CỔNG LOGIC

Hình 1.1: Ký hiệu cổng NOT...1

Hình 1.2: Sơ dồ ngun lý cổng NOT...2

Hình 1.3: Bảng thơng số của pMOS...3

Hình 1.9: Thời gian trễ tăng...6

Hình 1.10: Thời gian trễ giảm...7

Hình 1.11: Cơng suất...7

Hình 1.12: Cơng suất trung bình...8

Hình 1.13: Mạch có RL=200k, CL...8

Hình 1.14: Mạch 3 cổng NOT...9

Hình 1.15: Thời gian trễ lan truyền...9

Hình 1.16: Thơi gian trễ giảm...10

Hình 2. 2: CMOS AND gate...15

Hình 2. 3: Sơ dồ nguyên lý của cổng AND 2 ngõ vào...16

Hình 2. 4: Bảng thơng số của pMos...17

Hình 2. 5: Bảng thơng số của nMOS...18

Hình 2. 6: Ký hiệu cổng AND...19

Hình 2. 7: Mạch test cổng AND...19

Hình 2. 8: Bảng thơng số của nguồn...20

Hình 2. 9: Kết quả mơ phỏng cổng AND 2 ngõ vào...20

Hình 2. 10: Thời gian trễ cạnh lên ngõ vào B với ngõ ra Y...21

Hình 2. 11: Thời gian cạnh lên ngõ vào A, B với ngõ ra Y...21

Hình 2. 12: Mơ phỏng tín hiệu cơng suất...22

Hình 2. 13: Cơng suất tiêu thụ của cổng AND...22

Hình 2. 14: Ký hiệu cổng OR...23

Hình 2. 15: CMOS OR gate...23

</div>Trang 6<div class="page_container" data-page="6">

Hình 2. 16: Sơ đồ ngun lí của cổng OR 2 ngõ vào...24

Hình 2. 17: Bảng thơng số của pMOS...25

Hình 2. 18: Bảng thơng số của nMOS...26

Hình 2. 19: Ký hiệu cổng OR...27

Hình 2. 20: Mạch test cổng NAND...27

Hình 2. 21: Bảng thơng số của nguồn...28

Hình 2. 22: Kết quả mơ phỏng cổng OR 2 ngõ vào...28

Hình 2. 23: Mơ phỏng tín hiệu cơng suất...29

Hình 2. 24: Cơng suất tiêu thụ của cổng OR...29

Hình 2. 25: Ký hiệu cổng XOR...30

Hình 2. 26: CMOS XOR gate...30

Hình 2. 27: Sơ đồ nguyên lý của cổng XOR 2 ngõ vào...31

Hình 2. 28: Ký hiệu của cổng XOR 2 ngõ vào...31

Hình 2. 29: Mạch test cổng XOR...32

Hình 2. 30:Bảng thơng số của nguồn...33

Hình 2. 31: Kết quả mô phỏng cổng XOR 2 ngõ vào...33

Hình 2. 32: Mơ phỏng tín hiệu cơng suất...34

Hình 2. 33: Cơng suất tiêu thụ của cổng OR...34

Hình 2. 34: Sơ đồ nguyên lý của cổng NAND 2 ngõ vào...35

Hình 2. 35: Bảng thơng số của pMOS...36

Hình 2. 36: Bảng thơng số của nMOS...37

Hình 2. 37: Sơ đồ ngun lý cổng NAND...38

Hình 2. 38: Ký hiệu cổng NAND...39

Hình 2. 39: Mạch test cổng NAND...39

Hình 2. 40: Bảng thơng số của nguồn...40

Hình 2. 41: Kết quả mơ phỏng...40

Hình 2. 42: Mơ phỏng tín hiệu cơng suất cổng NAND...41

Hình 2. 43: Cơng suất tiêu thụ của cổng NAND...41

Hình 2. 44: Sơ đồ nguyên lý cổng NOR 2 ngõ vào...42

Hình 2. 45: Sơ đồ ngun lý cổng NOR...43

Hình 2. 46: Bảng thơng số của pMOS...44

Hình 2. 47: Bảng thơng số của nMOS...45

Hình 2. 48: Sơ đồ mơ phỏng cổng NOR 2 ngõ vào...46

Hình 2. 49: Biểu diễn biểu đồ trạng thái của cổng NOR...46

Hình 2. 50: Mơ phỏng tín hiệu cơng suất cổng NOR...47

Hình 2. 51: Cơng suất tiêu thụ của cổng NOR...47

</div>Trang 7<div class="page_container" data-page="7">

CHƯƠNG III. MẠCH TỔ HỢP

Hình 3. 1: Ký hiệu mạch cộng tồn phần...49

Hình 3. 2: Sơ đồ ngun lí mạch cộng tồn phần 1 bit...50

Hình 3. 3: Sơ đồ ngun lý mạch cộng 1 bit tồn phần...50

Hình 3. 4: Ký hiệu mạch cộng 1 bit tồn phần...51

Hình 3. 5: Mạch test mạch cộng 1 bit tồn phần...51

Hình 3. 6: Bảng thơng số của nguồn V!...52

Hình 3. 7: Bảng thơng số của nguồn V2...52

Hình 3. 8: Bảng thơng số của nguồn V3...52

Hình 3. 9: Kết quả mơ phỏng mạch cộng tồn phần 1 bit...53

Hình 3. 10: Sơ đồ mạch cộng 2 số nhị phân 4 bit...53

Hình 3. 11: Sơ đồ nguyên lý mạch cộng 4 bit...54

Hình 3. 12: Kết quả mơ phỏng ngõ vào A...54

Hình 3. 13: Kết quả mơ phỏng ngõ vào B...55

Hình 3. 14: Kết quả mơ phỏng ngõ ra S và Cout mạch cộng tồn phần 4 bit...55

Hình 3. 15: Cơng suất tiêu thụ của mạch cộng 4 bit...56

Hình 3. 16: Ký hiệu mạch trừ tồn phần...57

Hình 3. 17: Sơ đồ ngun lý của mạch trừ 4 bit từ mạch cộng 4 bit...58

Hình 3. 18: Kết quả mơ phỏng ngõ vào A...58

Hình 3. 19: Kết quả mơ phỏng ngõ vào B...58

Hình 3. 20: Kết quả mơ phỏng ngõ ra D và Bout...59

Hình 4. 4: Thơng số của I1...61

Hình 4. 5: Thơng số của I0...61

Hình 4. 6: Kết quả mô phỏng mạch Mux 2 to 1 sử dụng cổng Logic...61

Hình 4. 7: Cơng suất trung bình của mạch...62

Hình 4. 8: Sơ đồ nguyên lý của mạch...62

Hình 4. 9: Thơng số cấu hình nMOS...63

Hình 4. 10: Thơng số cấu hinh pMOS...63

Hình 4. 11: Ký hiệu mạch MUX 2 to 1...63

Hình 4. 12: Sơ đồ mạch mơ phỏng...64

Hình 4. 13: Kết quả mơ phỏng của mạch...64

Hình 4. 14: Sơ đồ ngun lý của mạch...65

Hình 4. 15: Thơng số cấu hình nMOS...65

</div>Trang 8<div class="page_container" data-page="8">

Hình 4. 16: Thơng số cấu hình nMOS...65

Hình 4. 17: Sơ đồ mơ phỏng của mạch...66

Hình 4. 30: Sơ đồ nguyên lý Mux 8-1...71

Hình 4. 31: Sơ đồ mơ phỏng của mạch...71

Hình 5. 2: Sơ đồ mạch...73

Hình 5. 3: Thơng số VDC...74

Hình 5. 4: Thơng số cài đặt V1...74

Hình 5. 5: Thơng số cài đặt V2...75

Hình 5. 6:. Kết quả mơ phỏng của mạch chốt...75

Hình 5. 7: A higher performance level-sensitive latch...76

</div>Trang 9<div class="page_container" data-page="9">

Hình 8. 5: Thiết lập các thơng số Vdc và Vpulse cho q trình mơ phỏng...95

Hình 8. 6: Kết quả của q trình mơ phỏng...96

</div>Trang 10<div class="page_container" data-page="10">

Hình 9. 5: Độ trễ cạnh xuống...103Hình 9. 6: Độ trễ cạnh lên...103

</div>Trang 11<div class="page_container" data-page="11">

- Sơ đồ nguyên lý Hình 1.1: Ký hiệu cổng NOT

Cổng inverter được cấu tạo từ PMOS và NMOS, PMOS dẫn tốt mức 1 nên được nối với nguồn VDD. Ngược lại NMOS dẫn tốt mức nên được nối với GND.

1.2. MÔ PHỎNG- Sơ đồ nguyên lý

</div>Trang 12<div class="page_container" data-page="12">

Hình 1.2: Sơ dồ nguyên lý cổng NOT

Sơ đồ nguyên lý cổng NOT bao gồm 1 transistor nMOS và 1 transistor pMOS như hình 1.2.

- Bảng thông số của trans (W, L, temp) :

- Thông số nmos+ L=0.13u

+ W = 1.3u+ Nf =1+ Nw=1.3u

</div>Trang 13<div class="page_container" data-page="13">

Hình 1.3: Bảng thơng số của pMOS

</div>Trang 14<div class="page_container" data-page="14">

Hình 1.5: Ký hiệu cổng NOT

- Cấp nguồn, tín hiệu: VDD, VSS, Vpulse

- Thơng số cài đặt: Hình 1.6: Mạch test cổng NOT• Chân VDD nối với nguồn VDC = 1.2V

</div>Trang 15<div class="page_container" data-page="15">

• Chân VSS ta nối đất

• Chân ngõ vào A nối với nguồn Vpulse với các thông số cài đặt như sau:+ mức điện áp 1: 0V

+ mức điện áp 2: 1.2V+ thời gian trễ: 0s

+ thời gian xung cạnh lên: 1ns+ thời gian xung xuống: 1ns+ độ rộng xung: 10us

</div>Trang 16<div class="page_container" data-page="16">

Hình 1.8: Kết quả mơ phỏng

- 10us tới 20us, tín hiệu ngõ vào là 0V (mức 0) thì tín hiệu ngõ ra là xấp xỉ 1.2V (mức1)

- 20us tới 30us, tín hiệu ngõ vào là 1.2V (mức 1) thì tín hiệu ngõ ra là 0V (mức 0)

Hình 1.9: Thời gian trễ tăng

</div>Trang 17<div class="page_container" data-page="17">

Hình 1.10: Thời gian trễ giảm

- Công suất của mạch

Cài đặt để hiển thị đường tín hiệu cơng suất: P= U.I

Hình 1.11: Cơng suất

</div>Trang 18<div class="page_container" data-page="18">

Hình 1.12: Cơng suất trung bình

Vậy cơng suất trung bình là 1.089uW

- Có tải CL, RL

Hình 1.13: Mạch có RL=200k, CL

- Mạch có cổng NOT: so sánh với 1 NOT về tpdr, tpdf, transition time

</div>Trang 19<div class="page_container" data-page="19">

Hình 1.14: Mạch 3 cổng NOT

Hình 1.15: Thời gian trễ lan truyền

</div>Trang 20<div class="page_container" data-page="20">

Hình 1.16: Thơi gian trễ giảm

Cơng suất của mạch

Cơng suất: P = U.I

Hình 1.17: Cơng suất

</div>Trang 21<div class="page_container" data-page="21">

Hình 1.18: Cơng suất trung binh

Vậy cơng suất trung bình là 1.171uW

Kết quả so sánh mạch có cổng NOT và 1 NOT:

- tpdf của mạch có cổng NOT chênh lệch khơng nhiều so với 1 NOT (0.0003us)- tpdr của mạch có cổng NOT chênh lệch không nhiều so với 1 NOT (0.0024us)- Transition time của mạch có cổng NOT nhanh hơn so với 1 NOT

- Cơng suất trung bình chênh lệch 0.082uW

1.3. KẾT LUẬN- Đặc tuyến DC

Hình 1.19: Sơ dồ ngun lý

Thơng số cài đặt:

</div>Trang 22<div class="page_container" data-page="22">

Ngõ vào A nối với nguồn có điện áp được đặt bằng biến Vin = a. Ngõ ra Y.

Chân VDD nối với nguồn VDC = 1.2V. Chân VSS ta nối đất.

Hình 1.20: Đặc tuyến DC

- Từ 0 đến 0.168V là vùng A

- Từ 0.168V đến 0.359V là vùng B- Từ 0.359V đến 0.552V là vùng C- Từ 0.552V đến 0.744 là vùng D- Từ 0.744V đến 0.937 là vùng E- Từ 0.937V đến 1.13V là vùng G

truyền đạt áp

Điện áp vào (Vin) Không áp dụng Tín hiệu xoaychiều (AC)

Tín hiệu ra bằngđiện áp đối vớitrạng thái khôngnghịch đảo và

</div>Trang 23<div class="page_container" data-page="23">

ngược lại đối vớitrạng thái nghịch đảo

Điện áp ra (Vout) Khơng áp dụng Tín hiệu xoaychiều (AC)

Tín hiệu ra bằngđiện áp đối vớitrạng thái nghịchđảo và ngược lạiđối với trạng tháikhông nghịch đảo

Bảng 1.2: DC, AC và đặc tuyến truyền đạt áp

Các thông số trên áp dụng cho cổng NOT (INVERTER) với đầu vào (input)là tín hiệu điện áp, đầu ra (output) cũng là tín hiệu điện áp. Cổng NOT có chức năngnghịch đảo (Inverter) tín hiệu vào, nghĩa là nếu tín hiệu vào là "0" (điện áp thấp), thìtín hiệu ra là "1" (điện áp cao) và ngược lại, nếu tín hiệu vào là "1" (điện áp cao), thìtín hiệu ra là "0" (điện áp thấp).

</div>Trang 24<div class="page_container" data-page="24">

CHƯƠNG II. THIẾT KẾ VÀ MÔ PHỎNG CỔNG LOGIC

</div>Trang 25<div class="page_container" data-page="25">

2.1.2. Mơ phỏng

Hình 2. 3: Sơ dồ nguyên lý của cổng AND 2 ngõ vào

- Bảng thơng số của trans (W, L)

</div>Trang 26<div class="page_container" data-page="26">

Hình 2. 4: Bảng thông số của pMos

</div>Trang 27<div class="page_container" data-page="27">

Hình 2. 5: Bảng thơng số của nMOS

</div>Trang 29<div class="page_container" data-page="29">

+ mức điện áp 1: 0V+ mức điện áp 2: 1.2V+ thời gian trễ: 0s

+ thời gian xung cạnh lên: 10ns+ thời gian xung xuống: 10ns+ độ rộng xung: 10us

Hình 2. 9: Kết quả mơ phỏng cổng AND 2 ngõ vào

</div>Trang 30<div class="page_container" data-page="30">

- Từ 0 đến 10usA = 1, B = 1 => Y = 1- Từ 10us đến 20usA = 0, B = 1 => Y = 0- Từ 20us đến 30usA = 1, B = 0 => Y = 0- Từ 30us đến 40usA = 0, B = 0 => Y = 0

Vậy, đặc điểm của cổng AND là: ngõ ra Y chỉ bằng 1 khi tất cả ngõ vào đều bằng 1, ngõ ra Y bằng 0 khi ít nhất có 1 ngõ vào bằng 0.

Hình 2. 10: Thời gian trễ cạnh lên ngõ vào B với ngõ ra Y

Hình 2. 11: Thời gian cạnh lên ngõ vào A, B với ngõ ra Y

Nhận xét: Qua mô phỏng cũng thấy được rằng độ trễ của ngõ ra Y so với ngõ vào của cạnh lên và cạnh xuống xấp xỉ bằng nhau ~ 52.6ps.

</div>Trang 31<div class="page_container" data-page="31">

Hình 2. 12: Mơ phỏng tín hiệu cơng suất

Hình 2. 13: Cơng suất tiêu thụ của cổng AND

2.2.1. Lý thuyết

- Cổng OR là cổng logic thực hiện chức năng của phép tốn cộng logic các tín hiệu vào.

</div>Trang 33<div class="page_container" data-page="33">

2.2.2. Mơ phỏng

Hình 2. 16: Sơ đồ nguyên lí của cổng OR 2 ngõ vào

- Bảng thơng số của trans (W, L)

</div>Trang 34<div class="page_container" data-page="34">

Hình 2. 17: Bảng thông số của pMOS

</div>Trang 35<div class="page_container" data-page="35">

Hình 2. 18: Bảng thơng số của nMOS

</div>Trang 37<div class="page_container" data-page="37">

+ mức điện áp 1: 0V+ mức điện áp 2: 1.2V+ thời gian trễ: 0s

+ thời gian xung cạnh lên: 10ns+ thời gian xung xuống: 10ns+ độ rộng xung: 10us

+ chu kỳ: 20us

Hình 2. 21: Bảng thơng số của nguồn

Hình 2. 22: Kết quả mơ phỏng cổng OR 2 ngõ vào

- A = 1, B = 1 => Y = 1- A = 0, B = 1 => Y = 1- A = 1, B = 0 => Y = 1

</div>Trang 38<div class="page_container" data-page="38">

- A = 0, B = 0 => Y = 0

Vậy, đặc điểm của cổng OR là: ngõ ra Y chỉ bằng 0 khi tất cả ngõ vào đều bằng 0, ngõ ra Y bằng 1 khi ít nhất có 1 ngõ vào bằng 1.

Hình 2. 23: Mơ phỏng tín hiệu cơng suất

Hình 2. 24: Công suất tiêu thụ của cổng OR

</div>Trang 39<div class="page_container" data-page="39">

2.3.THIẾT KẾ VÀ MÔ PHỎNG CỔNG XOR 2 NGÕ VÀO2.3.1. Lý thuyết

- Cổng XOR là cổng logic thực hiện chức năng của mạch cộng không nhớ.

</div>Trang 40<div class="page_container" data-page="40">

2.3.2. Mơ phỏng

Hình 2. 27: Sơ đồ ngun lý của cổng XOR 2 ngõ vào

Hình 2. 28: Ký hiệu của cổng XOR 2 ngõ vào

</div>Trang 41<div class="page_container" data-page="41">

+ thời gian xung cạnh lên: 10ns+ thời gian xung xuống: 10ns+ độ rộng xung: 10us

+ chu kỳ: 20us

</div>Trang 42<div class="page_container" data-page="42">

Hình 2. 30:Bảng thơng số của nguồn

2.3.3. Kết quả mơ phỏng

Hình 2. 31: Kết quả mô phỏng cổng XOR 2 ngõ vào

- Từ 0 đến 10usA = 1, B = 1 => Y = 0- Từ 10us đến 20usA = 0, B = 1 => Y = 1- Từ 20us đến 30usA = 1, B = 0 => Y = 1- Từ 30us đến 40usA = 0, B = 0 => Y = 0

Vậy, đặc điểm của cổng XOR là: ngõ ra Y chỉ bằng 0 khi tất cả ngõ vào bằng nhau, ngõ ra Y bằng 1 khi tất cả ngõ vào khác nhau.

</div>Trang 43<div class="page_container" data-page="43">

Hình 2. 32: Mơ phỏng tín hiệu cơng suất

Hình 2. 33: Cơng suất tiêu thụ của cổng OR

2.4.1. Lý thuyết

- Trong điện tử kỹ thuật số, cổng NAND ( NOT-AND ) là cổng logic tạo ra đầu ra chỉsai nếu tất cả các đầu vào của nó là đúng; do đó đầu ra của nó là phần bù cho cổng

</div>Trang 44<div class="page_container" data-page="44">

Hình 2. 34: Sơ đồ nguyên lý của cổng NAND 2 ngõ vào

Bảng 2. 4: Bảng trạng thái của cổng NAND

2.4.2. Mô phỏng

- Bảng thông số của trans (W, L)

</div>Trang 45<div class="page_container" data-page="45">

Hình 2. 35: Bảng thơng số của pMOS

</div>Trang 46<div class="page_container" data-page="46">

Hình 2. 36: Bảng thơng số của nMOS

</div>Trang 47<div class="page_container" data-page="47">

Hình 2. 37: Sơ đồ nguyên lý cổng NAND

</div>Trang 48<div class="page_container" data-page="48">

Hình 2. 38: Ký hiệu cổng NAND

Hình 2. 39: Mạch test cổng NAND

- Thơng số cài đặt:

</div>Trang 49<div class="page_container" data-page="49">

• Chân VDD nối với nguồn VDC = 1.2V• Chân VSS ta nối đất

• Chân ngõ vào A và B nối với nguồn Vpulse với các thông số cài đặt như sau:+ mức điện áp 1: 0V

+ mức điện áp 2: 1.2V+ thời gian trễ: 0s

+ thời gian xung cạnh lên: 10ns+ thời gian xung xuống: 10ns+ độ rộng xung: 10us

+ chu kỳ: 20us

Hình 2. 40: Bảng thơng số của nguồn

Hình 2. 41: Kết quả mô phỏng

</div>Trang 50<div class="page_container" data-page="50">

Dựa vào kết quả:

- Tại vị trí A=1, B=1 thì Y=0- Tại vị trí A=1, B=0 thì Y=1- Tại vị trí A=0, B=1 thì Y=1- Tại vị trí A=0, B=0 thì Y=1

Hình 2. 42: Mơ phỏng tín hiệu cơng suất cổng NAND

Hình 2. 43: Công suất tiêu thụ của cổng NAND

</div>Trang 51<div class="page_container" data-page="51">

2.5.CỔNG NOR 2 NGÕ VÀO:2.5.1. Lý thuyết

- Cổng NOR (NOT OR) là cổng logic nhiều ngõ vào có chức năng đảo bảng trạngthái của cổng OR. Khi ngõ vào A, B đồng thời là mức thấp (mức 0) thì ngõ ra làmức cao. Ngược lại khi ngõ vào A, B đồng thời là mức cao, hoặc trong 2 ngõ vào Ahoặc B là mức cao thì đầu ra đều sẽ là mức thấp.

Hình 2. 44: Sơ đồ nguyên lý cổng NOR 2 ngõ vào

-Bảng trạng thái của cổng XOR:

Bảng 2. 5: Bảng trạng thái cổng NOR

</div>Trang 52<div class="page_container" data-page="52">

2.5.2. Mơ phỏng

Hình 2. 45: Sơ đồ ngun lý cổng NOR

- Bảng thông số của trans (W, L)

</div>Trang 53<div class="page_container" data-page="53">

Hình 2. 46: Bảng thơng số của pMOS

</div>Trang 54<div class="page_container" data-page="54">

Hình 2. 47: Bảng thơng số của nMOS

</div>Trang 55<div class="page_container" data-page="55">

Hình 2. 48: Sơ đồ mơ phỏng cổng NOR 2 ngõ vào

Hình 2. 49: Biểu diễn biểu đồ trạng thái của cổng NOR

+Tại thời điểm 0 - 5u, tơi có tín hiệu A =1 và B = 1 => Y = 0.+Tại thời điểm 5 – 10u, tơi có tín hiệu A = 0 và B = 1 => Y = 0.+Tại thời điểm 15 – 20u, tơi có tín hiệu A = 1 và B = 0 => Y = 0.

</div>Trang 56<div class="page_container" data-page="56">

+ Tại thời điểm 10 – 15u, tơi có tín hiệu A = 0 và B = 0 => Y = 1.

= > Cả 4 trạng thái của ngõ vào và ngõ ra đều tương ứng với bảng trạng thái của cổngNOR 2 ngõ vào. Ngõ ra cổng NOR bằng 1 khi 2 ngõ vào có mức logic bằng 0.Ngõ ra cổngNOR bằng 0 khi 2 ngõ vào có mức logic ở các trường hợp cịn lại.

= > Kết quả mơ phỏng chính xác.

Hình 2. 50: Mơ phỏng tín hiệu cơng suất cổng NOR

Hình 2. 51: Công suất tiêu thụ của cổng NOR

</div>Trang 58<div class="page_container" data-page="58">

CHƯƠNG III. MẠCH TỔ HỢP

3.1. MẠCH CỘNG 1 BIT TOÀN PHẦN3.1.1. Lý thuyết

</div>Trang 59<div class="page_container" data-page="59">

Hình 3. 2: Sơ đồ ngun lí mạch cộng tồn phần 1 bit

3.1.2. Mơ phỏng

Hình 3. 3: Sơ đồ nguyên lý mạch cộng 1 bit tồn phần

</div>Trang 60<div class="page_container" data-page="60">

Hình 3. 4: Ký hiệu mạch cộng 1 bit tồn phần

Hình 3. 5: Mạch test mạch cộng 1 bit toàn phần

+ thời gian xung cạnh lên: 1ns+ thời gian xung xuống: 1ns

</div>Trang 61<div class="page_container" data-page="61">

+ độ rộng xung: 10us+ chu kỳ: 20us

Hình 3. 6: Bảng thơng số của nguồn V!

Hình 3. 7: Bảng thơng số của nguồn V2

Hình 3. 8: Bảng thơng số của nguồn V3

</div>Trang 62<div class="page_container" data-page="62">

Hình 3. 9: Kết quả mơ phỏng mạch cộng tồn phần 1 bit

3.2. MẠCH CỘNG 4 BIT TỪ MẠCH CỘNG 1 BIT TOÀN PHẦN3.2.1. Lý thuyết

Hình 3. 10: Sơ đồ mạch cộng 2 số nhị phân 4 bit

</div>Trang 63<div class="page_container" data-page="63">

3.2.2. Mơ phỏng

Hình 3. 11: Sơ đồ nguyên lý mạch cộng 4 bit

Hình 3. 12: Kết quả mô phỏng ngõ vào A

</div>Trang 64<div class="page_container" data-page="64">

Hình 3. 13: Kết quả mơ phỏng ngõ vào B

Hình 3. 14: Kết quả mơ phỏng ngõ ra S và Cout mạch cộng toàn phần 4 bit

- Từ 0 đến 10us

+ A1 = 1; A2 = 1; A3 = 1; A4 = 1

+ B1 = 1; B2 = 1; B3 = 1; B4 = 1; Cin = 1=> S1 = 1; S2 = 1; S3 = 1; S4 = 1; Co = 1- Từ 10 đến 20us

</div>Trang 65<div class="page_container" data-page="65">

+ A1 = 0; A2 = 1; A3 = 0; A4 = 1

+ B1 = 1; B2 = 0; B3 = 1; B4 = 0; Cin = 1=> S1 = 0; S2 = 0; S3 = 0; S4 = 0; Co = 1- Từ 20 đến 30us

+ A1 = 1; A2 = 0; A3 = 1; A4 = 0

+ B1 = 0; B2 = 1; B3 = 0; B4 = 1; Cin = 0=> S1 = 1; S2 = 1; S3 = 1; S4 = 1; Co = 0...

- Từ 70 đến 80us

+ A1 = 0; A2 = 0; A3 = 0; A4 = 0

+ B1 = 1; B2 = 0; B3 = 0; B4 = 0; Cin = 0=> S1 = 0; S2 = 1; S3 = 0; S4 = 0; Co = 0

Đúng với bảng trạng thái

3.2.3. Cơng suất tiêu thụ

Hình 3. 15: Cơng suất tiêu thụ của mạch cộng 4 bit

3.3. MẠCH TRỪ 4 BIT TỪ MẠCH CỘNG 4 BIT3.3.1. Lý thuyết

</div>Trang 66<div class="page_container" data-page="66">

D = A ⊕ B ⊕ B

in

Bout

=

A

.B +

( A⊕ B¿)¿

.B

in

</div>Trang 67<div class="page_container" data-page="67">

3.3.2. Mơ phỏng

Hình 3. 17: Sơ đồ nguyên lý của mạch trừ 4 bit từ mạch cộng 4 bit

Hình 3. 18: Kết quả mơ phỏng ngõ vào A

Hình 3. 19: Kết quả mơ phỏng ngõ vào B

</div>Trang 68<div class="page_container" data-page="68">

Hình 3. 20: Kết quả mô phỏng ngõ ra D và Bout

- Từ 0 đến 10us

+ A1 = 1; A2 = 1; A3 = 1; A4 = 1

+ B1 = 1; B2 = 1; B3 = 1; B4 = 1; Bi = 1=> D1 = 1; D2 = 1; D3 = 1; D4 = 1; Bo = 1- Từ 10 đến 20us

+ A1 = 0; A2 = 1; A3 = 0; A4 = 1+ B1 = 1; B2 = 0; B3 = 1; B4 = 0

=> D1 = 0; D2 = 1; D3 = 0; D4 = 1; Bo = 0...

- Từ 30 đến 40us

+ A1 = 0; A2 = 0; A3 = 0; A4 = 0+ B1 = 1; B2 = 0; B3 = 0; B4 = 0

=> D1 = 1; D2 = 1; D3 = 1; D4 = 1; Bo = 1Đúng với bảng trạng thái

</div>

báo cáo thực tập vlsi thiết kế mô phỏng cổng logic

<b>D = A ⊕ B ⊕ B</b>

<b>= </b>

<b>.B + </b>

<b>.B</b>

Tài liệu liên quan

Tài liệu bạn tìm kiếm đã sẵn sàng tải về