Nghiên cứu phát triển các hệ FPGA với ứng dụng trong thiết kế các hệ DSP chuyên dụng

Ch¬ng 1
Tæng quan vÒ c«ng nghÖ fpga
1.1 Giíi thiÖu chung vÒ FPGA
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1.1.2Field-Programmable Gate Aray (FPGA)
1.1.2.1CÊu tróc c¸c FPGA
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Tài nguyên
kết nối
Hình 1.1 Mô hình FPGA
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1.1.2.2Ph©n lo¹i FPGA
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1.1.3 C¸c c«ng nghÖ lËp tr×nh FPGA
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Hình 1.2 Bèn loại FPGA trên thực tế
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Hình 1.3 Công nghệ lập trình RAM tĩnh .
Cæng transitor
Bé dån kªnh
Transistor truyÒn
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b. C¸c thiÕt bÞ lËp tr×nh cÇu ch× nghÞch (Anti-fuse)
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a) MÆt c¾t ngang
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H×nh 1.5 C«ng nghÖ lËp tr×nh cÇu ch× nghÞch ViaLink
c. C«ng nghÖ lËp tr×nh dïng EPROM vµ EEROM
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Iw
oxide
Silic vô định hình
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điện trở nguồn
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H×nh 1.6 C«ng nghÖ lËp tr×nh EPROM transistor
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I€
'5/3:".(!]
Bảng 1.1 Các đặc tính của công nghệ lập trình
Công nghệ
lập trình
Tính bay
hơi
Có thể lập
trình
Diện tích chíp R(Kohm
)
C(pf)
H1( QP
M''
5 \3 C. IOw IpOwp
C4a
(Oy?M
v v (Oy?M_
HK1?(?3'.
ppOjpp Oj
i(1C(8
(Oy?M
v v (Oy?M_
HK1?(?3'.
jpOmp IO
aQRP v c3( c_ wO[ IpOwp
aaQRP v \3 w aQRP wO[ IpOwp
1.2 Các ứng dụng của FPGA

')?10148:$L5;",3
6",01(1"ZP2CD='3(
_BHH4E%
a. Các mạch tích hợp là ứng dụng đặc biệt
'()<9>+;#('(?K%L
r(=3=$",r(BH4E-
-2-(8(;'('(O'3%%%
b. Thiết kế mạch ngẫu nhiên
P'(F($7#(VC%c)K-01
8J(_(8/8MBC1)E
5;#(V%`(1-YIp)wp
C%
c. Thay thế các chíp SSI cho mạch ngẫu nhiên
((3?:@(71(=
HH4%\3(75;1)V;(:"(=3
%
d%Chế tạo mẫu
I[
+'zX3(3F?:@%(#(
+7((1#(()8)'z/2+(;(
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15;#(+1d19(?15#(+
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e%Máy tính dựa trên FPGA
P-'3(="#1$5;('1$%
5-31.(!K(.(=
'!(K7%ýX''-5;
~($"<B?A",8}9132'(?T
V1E31%?u#(V'
3%51((;=]-'8

>'+'- A'zK*-:'%
v)>:'K-5;b'$b'%`1('2(7=35
;#(?3?3132'bK$d1%
f.Tái cấu hình thành phần trực tiếp
365;19(M33K+L01-
13-%P-=",'()<=Y 15;19(#
();8/,?#K15'q(()8)%v(;=+3
",'d5;'%
1.3 Giới thiệu các loại thiết bị FPGA của hãng XILINX
1.3.1 Các loại thiết bị FPGA trên thị trờng
\3()341(;(
X-2S5-?K*(()<73(
+?:@%\35:(8;)1*'.']k('( 2
M''M1%
Bảng 1.2.Tóm tắt kiến trúc một số loại FPGA trên thị trờng
Ij
C«ng ty KiÕn tróc tæng qu¸t KiÓu khèi logic CN lËp tr×nh
k('( HM(1'1 C338O\1'M H1(QP
M' `(M1(1'OCD CDt'38 aQRP
'M1 Q3•O1?M" P'('M M?Ot1?M" (Oy?M
'M??M HM1O3yO1M? ccDO1M H1(QP
'? `(M1(1'OCD CDt'38 aQRP
PD `(M1(1'OCD CDt'38 aQRP
n8C3( HM(1'1 P'('M M?Ot1?M" (Oy?M
'33( HM1O3yO1M? P'('M M?Ot1?M"1M H1(QP
1.3.2 KiÕn tróc tæng qu¸t FPGA cña Xilinx
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Hình 1.7 Cấu trúc tổng quát FPGA của Xilinx
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1.3.3 FPGA Virtex-II cña Xilinx
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1.3.3.1 Khèi vµo/ra (IOBs)
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H́nh 1.9 Khèi vµo/ra (IOB) cña Virtex-II
H×nh1.8: KiÕn tróc chung cña Virtex-II
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H×nh 1.10 Khèi IOB cña Virtex-II
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H×nh 1.12 CÊu h×nh cña thanh ghi/chèt trong khèi (IOB)
C¸c tuú chän vµo/ra.
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1.3.3.2 CÊu h×nh khèi logic (CLB)
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Hình 1.13 Phần tử CLB của Virtex II
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Hình 1.14 Cấu trúc Slice của Virtex II
H×nh 1.15 Chi tiÕt mét Slice cña Virtex-II
b. CÊu h×nh Slice
- B¶ng dß t×m LUT (Lookup table)

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+3-31(3b3-H'(MBE%`3
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kRQ3r3-"T8$23D01A.11.(P‡k
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1-5j2o2x2m1l32UM38).(-"T
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- Thanh ghi chèt
A+.3?'(M01i(M O44+3Y'(O'3"
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V1k2‰>13Dk1D‰3r>13
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-X(13%
- Tµi nguyªn SelectRAM ph©n bè
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G('AHM'MQP!K%HM'MQP!K+L3-
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1.4 Bo m¹ch ph¸t triÓn XtremeDSP Development Kit II
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