LVTN TỔNG hợp tần số
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (1.11 MB, 72 trang )
ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA ĐIỆN – ĐIỆN TỬ
BỘ MÔN ĐIỆN TỬ
------
LUẬN VĂN TỐT NGHIỆP ĐẠI HỌC
HỆ CHÍNH QUY
TÌM HIỂU ỨNG DỤNG TỔNG HỢP TẦN SỐ
TRONG FPGA
GVHD:
Ths. VÕ KỲ CHÂU
SVTH:
MSSV:
40602371
1
TP. HỒ CHÍ MINH, THÁNG 1 NĂM 2011
ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
-----
CỘNG HÒA XÃ HỘI CHŨ NGHĨA VIỆT NAM
Độc lập – Tự do – Hạnh phúc.
-----
Số: ______ /BKĐT
-----
-----
Khoa: Điện – Điện tử
Bộ Môn: Điện tử
NHIỆM VỤ LUẬN VĂN TỐT NGHIỆP
HỌ VÀ TÊN:
NGÀNH:
MSSV: 40602371
ĐIỆN TỬ
LỚP: DD06DV05
1. Đề tài: “TÌM HIỂU ỨNG DỤNG TỔNG HỢP TẦN SỐ TRONG FPGA"
2. Nhiệm vụ (Yêu cầu về nội dung và số liệu ban đầu):
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
3. Ngày giao nhiệm vụ luận văn: ...............................................................................................
4. Ngày hoàn thành nhiệm vụ: ...................................................................................................
5. Họ và tên người hướng dẫn:
Phần hướng dẫn
1................................................................
......................................................
2................................................................
......................................................
Nội dung và yêu cầu LVTN đã được thông qua Bộ Môn.
Tp. HCM, ngày ….. tháng….. năm 2011
CHỦ NHIỆM BỘ MÔN
PHẦN DÀNH CHO KHOA, BỘ MÔN:
Người duyệt (chấm sơ bộ):............................................
Đơn vị:..........................................................................
Ngày bảo vệ: .................................................................
Điểm tổng kết:
Nơi lưu trữ luận văn:
NGƯỜI HƯỚNG DẪN CHÍNH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
KHOA ĐIỆN – ĐIỆN TỬ
-----
Độc lập – Tự do – Hạnh phúc
-----
----- -----Ngày ….. tháng ….. năm 2011
PHIẾU CHẤM BẢO VỆ LUẬN VĂN
(Dành cho người hướng dẫn)
1. HỌ VÀ TÊN:
-MSSV: 40602371
NGÀNH: ĐIỆN TỬ
2. Đề tài: “TÌM HIỂU ỨNG DỤNG TỔNG HỢP TẦN SỐ TRONG FPGA"
3. Họ tên người hướng dẫn: ThS. VÕ KỲ CHÂU
4. Tổng quát về bản thuyết minh:
Số trang
………
Số chương
……….
Bảng số liệu
………
Số hình vẽ
……….
Số tài liệu tham khảo ………
Phần mềm tính toán ……….
5. Những ưu điểm chính của LVTN
…………………………………………………………………………………………..
.. …………………………………………………………………………………………
6. Những thiếu sót của LVTN
…………………………………………………………………………………………
…………………………………………………………………………………………
Đề nghị:
Được bảo vệ
Bổ sung thêm để bảo vệ
Không được bảo vệ
7. Câu hỏi sinh viên trả lời trước Hội Đồng
a.
b.
c.
d.
e.
…………………………………………………………………………………
…………………………………………………………………………………
…………………………………………………………………………………
…………………………………………………………………………………
…………………………………………………………………………………
8. ĐÁNH GIÁ CHUNG (bằng chữ: GIỎI, KHÁ, TB)…………Điểm: ….. …………….
Ký tên (ghi rõ họ tên)
TRƯỜNG ĐẠI HỌC BÁCH KHOA
CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
Độc lập – Tự do – Hạnh phúc
KHOA ĐIỆN – ĐIỆN TỬ
-----
-----
----- -----Ngày ….. tháng ….. năm 2011
PHIẾU CHẤM BẢO VỆ LUẬN VĂN
(Dành cho người phản biện)
1. HỌ VÀ TÊN:
MSSV: 40602371
NGÀNH: ĐIỆN TỬ
2. Đề tài: “TÌM HIỂU ỨNG DỤNG TỔNG HỢP TẦN SỐ TRONG FPGA"
3. Họ tên người hướng dẫn: ThS. VÕ KỲ CHÂU
4. Tổng quát về bản thuyết minh:
Số trang
………
Số chương
……….
Bảng số liệu
………
Số hình vẽ
……….
Số tài liệu tham khảo ………
Phần mềm tính toán ……….
5. Những ưu điểm chính của LVTN
…………………………………………………………………………………………. .
.. …………………………………………………………………………………………
6. Những thiếu sót của LVTN
…………………………………………………………………………………………
…………………………………………………………………………………………
Đề nghị:
Được bảo vệ
Bổ sung thêm để bảo vệ
Không được bảo vệ
7. Câu hỏi sinh viên trả lời trước Hội Đồng
a.
b.
c.
d.
e.
…………………………………………………………………………………
…………………………………………………………………………………
…………………………………………………………………………………
…………………………………………………………………………………
…………………………………………………………………………………
8. ĐÁNH GIÁ CHUNG (bằng chữ: GIỎI, KHÁ, TB)…………Điểm: …………………
Ký tên (ghi rõ họ tên)
7
Luận văn tốt nghiệp hoàn thành là thành quả của gần 5 năm học tập rèn luyện
và hơn 3 tháng miệt mài nghiên cứu. Trong suốt thời gian làm luận văn em đã học tập
rất nhiều kiến thức cũng như bổ trợ thêm những gì đã học ở giảng đường.
Em xin gửi lời cảm ơn sâu sắc đến thầy VÕ KỲ CHÂU, người đã tận tình
hướng dẫn và giúp đỡ em trong suốt thời gian hoàn thành luận văn này.
Em xin gửi lời cảm ơn quý thầy cô khoa Điện – Điện Tử trường Đại Học Bách
Khoa Tp. Hồ Chí Minh, những người đã tận tình giảng dạy em trong suốt khóa học,
giúp em có được những kiến thức bổ ích để phục vụ trong công tác và cuộc sống.
Xin cảm ơn các bạn đã chia sẽ cùng em những kiến thức để em có điều kiện
hoàn thành luận văn này.
Vốn kiến thức còn hạn chế, thời gian làm luận văn không nhiều nên còn nhiều
thiếu sót và hạn chế. Em rất mong nhận được nhiều sự chỉ bảo và hướng dẫn của thầy
cô để luận văn của em được hoàn thiện
x
TÓM TẮT
Ngày nay điện tử kỹ thuật số được sử dụng ngày càng rộng rãi so với các
thiết bị điện tử tương tự. Nhiều ứng dụng trước đó được thực hiện mạch tương tự thì
hiện nay phù hợp hơn đã được thay thế bằng công nghệ kỹ thuật số.
Một lĩnh vực phát triển nhanh chóng là liên lạc vô tuyến, nơi mà thông tin
được gửi như sóng radio.Điều này đòi hỏi một dạng sóng sin được tạo ra có thể mang
thông tin. Sin này là tương đối đơn giản để tạo ra trong thiết bị điện tử tương tự và
khá phức tạp để tính toán cho mạch kỹ thuật số. Các phương pháp tương tự có hai
nhược điểm: đó là khó kiểm soát tần số chính xác và khó thao tác với tín hiệu tạo ra.
Chúng ta có thể sử dụng một bộ vi xử lý để tính sin, nhưng trong luận văn
này sẽ tập trung vào việc tìm hiểu và thực hiện trên ASIC (Application Specific
Integrated Circuit, một phương pháp tùy biến phần cứng cho một nhu cầu cụ thể): đó
là làm thế nào để tạo ra phần cứng tính sin.
Công cụ chính của ASIC được sử dụng là FPGA - Field Programmable
Gate Array, cụ thể là trên kit DE2.
x
MỤC LỤC
NỘI DUNG:
DANH SÁCH CÁC BẢNG
Chương 2:
x
Bảng 2..1.Tóm tắt các ASIC.
Bảng 2.2.Các loại bộ nhớ cho FPGA của altera.
Bảng 2.3.Tóm tắt FPGA Altera và các tài nguyên liên quan.
Bảng 2.4. Các loại bộ nhớ cho FPGA của xilinx.
Bảng 2.5. Tóm tắt FPGA xilinx và các tài nguyên liên quan.
Chương 3:
Bảng 3.1.Đặc tính pp SURD.
Bảng 3.2.Đặc tính pp ROM/LUT.
Bảng 3.3.Một số đặc điểm của pp xấp xỉ Hutchinsons.
Bảng 3.4. Một số đặc điểm của pp Sunderland.
Bảng 3.5.Đặc tính của pp Curticapean.
Bảng 3.6. Một số đặc tính của pp nội suy đa thức.
Bảng 3.7.Một vài phương pháp tìm hệ số đa thức.
x
DANH SÁCH CÁC HÌNH
Chương 1:
Hình 1.1. Sơ đồ bộ tổng hợp tần số đơn giản.
Hình 1.2. Minh họa về cấu trúc tổng hợp tần số cơ bản.
Hình 1.3.Sơ đồ khối bộ DDFS đơn giản.
Hình 1.4. Minh họa bước nhảy bộ tích lũy pha.
Chương 2:
Hình 2.1.Kiến trúc tổng quan FPGA.
Hình 2.2.Cấu trúc một khối logic của FPGA.
Hình 2.3.SP RAM.
Hình 2.4 DP RAM.
Chương 3:
Hình 3.1.Phân tích SURD.
Hình 3.2.Các hiệu ứng tín hiệu SURD.
Hình 3.3.Phân tích x thành 2 thành phần.
Hình 3.4.Phân tích x thành 3 thành phần.
Hình 3.5.Đánh giá sai số phương pháp Hutchinsons.
Hình 3.6. Đánh giá sai số phương pháp Sunderland.
Hình 3.7. Đánh giá sai số phương pháp Curticapean.
Chương 4:
Hình 4.1.Minh họa phép quay cordic.
Hình 4.2.Sơ đồ khối KIT DE2
x
Hình 4.3.Cấu trúc bộ DDFS đơn giản.
Hình 4.4.Sơ đồ khối giải thuật CORDIC
Hình 4.5.Mô phỏng giải thuật CORDIC bằng Matlab
x
DANH SÁCH CÁC TỪ VIẾT TẮT
DDFS...................Direct Digital Frequency Synthesis
ROM................................................................................................Read Only Memory
RAM........................................................................................Random Access Memory
PSAC........................................................................Phase to Sine Amplitude Converter
DSP..........................................................................................Digital Signal Processing
ASIC..................................................................Application-Specific Integrated Circuit
IC.........................................................................................................Integrated Circuit
FPGA..............................................................................Field-programmable gate array
PLD....................................................................................Programmable Logic Device
CMOS......................................................Complementary Metal-Oxide-Semiconductor
CPLD.................................................................Complex Programmable Logic Device
LAB....................................................................................................Logic Array Block
ALM..........................................................................................Adaptive Logic Module
LE.............................................................................................................Logic Element
CLB........................................................................................Configurable Logic Block
LUT..........................................................................................................Look Up Table
FA................................................................................................................... Full Adder
D-FF..............................................................................................................D Flip Flop
x
SURD...........................................................................Symmetry Using Range Divider.
MSB................................................................................................Most Significant Bit
LSB.................................................................................................Least Significant Bit
CORDIC
x
PHẦN 1
LÝ THUYẾT
SVTH: Lê Bảo Thông
16
Chương 1
TỔNG QUAN
1.1 Giới thiệu chung
Thuật ngữ viết tắt DDFS đại diện cho kỹ thuật tổng hợp tần số số trực tiếp, có nghĩa
là một cách để tạo ra một làn sóng sine với một tần số nhất định. Phương pháp này
cũng sử dụng một tín hiệu clock để xác định thời gian giữa một phép tính và phép tính
kế tiếp. DDFS thường chứa một bộ đếm phase đếm từ 0 đến một giá trị nào đấy, và sau
đó khởi động lại, và lại tiếp tục đếm lên một số cho . Giá trị đếm này được xử lý như 1
phase (góc, ở đây gọi là xN) và sau đó được gửi đến một khối PSAC để tính toán một
giá trị sin. Giá trị sin này sau đó theo thời gian có hình dạng của một làn sóng sin với
tần số chính xác mà đã được đưa đến DDFS.
Tổng hợp tần số là một kỹ thuật sử dụng các khối xử lý tín hiệu số để tạo ra một tín
hiệu đầu ra có thể điều chỉnh được về tần số và pha tham chiếu từ một nguồn xung cố
định, có độ chính xác cao. Về bản chất, tần số tham chiếu được chia xuống trong khối
DDFS bằng hệ số tỷ lệ đặt trước trong một từ nhị phân lập trình được.Từ nhớ này có
chiều dài từ 16 đến 32 bits, cho phép khối DDFS triển khai có khả năng cung cấp độ
phân giải tần số khá cao.
1.2 Lý thuyết hoạt động
Trong dạng đơn giản nhất, một bộ tổng hợp tần số có thể được triển khai từ một
tần số clock hệ thống, một bộ đếm địa chỉ, một bộ nhớ chỉ đọc lập trình được, và một
bộ chuyển đổi D/A
SVTH: Lê Bảo Thông
17
Hình 1.1.Sơ đồ bộ tổng hợp tần số đơn giản
Trong trường hợp này, thông tin biên độ số cái tương đương với một chu
kỳ đầy đủ của sóng sin được lưu trong ROM. ROM do đó có chức năng giống như một
bảng tra cứu hàm sin. Bộ đếm địa chỉ nhảy tới từng vị trí nhớ, và nội dung về biên độ
sóng sin được đưa tới bộ chuyển đổi D/A tốc độ cao. Khối này tạo ra tín hiệu hình sin
tương tự, tương ứng với từ lối vào số từ PROM. Tần số đầu ra của DDS triển khai theo
mô hình này phụ thuộc vào:
-
Tần số của xung clock hệ thống.
-
Kích cỡ bước nhảy sóng sin, cái được lập trình vào trong PROM.
Độ chính xác, độ mịn và công suất AC của đầu ra của kiến trúc đơn giản này là
khá tốt, song nó thiếu sự điều chỉnh linh hoạt. Tần số đầu ra chỉ có thể thay đổi nếu
thay đổi tần số xung tham chiếu hoặc lập trình lại PROM.
Nếu ta đưa vào bộ tích lũy pha, kiến trúc này trở thành một máy phát dao dộng điều
khiển số và có thể điều chỉnh tần số
SVTH: Lê Bảo Thông
18
Hình 1.2. Minh họa về cấu trúc tộng hợp tần số cơ bản
Ở đây một bộ đếm biến N bít (phase accumulator) và thanh ghi pha đã thay thế bộ
đếm địa chỉ, chức năng nhớ làm cho khối này giống như một vòng pha trong kiến trúc
DDFS. Để hiểu chức năng cơ bản này, ta xem dao động sóng sin giống như một vécSVTH: Lê Bảo Thông
19
tơ quay quanh một vòng pha. Mỗi điểm trên vòng pha tương ứng với những điểm trên
dạng sóng sin. Khi véc-tơ quay, dạng sóng sin được tạo ra. Một vòng quay của véc-tơ
dẫn tới một chu kỳ của sóng sin tại đầu ra. Bộ tích lũy pha được dùng để cung cấp một
giá trị đầu vào cho bộ PSAC. Giá trị trong bộ tích lũy pha tương ứng với các điểm trên
một chu kỳ đầu ra của sóng sin. Số điểm pha rời rạc chứa trong một vòng pha được
quyết định bởi độ phân giải của bộ tích lũy pha. Đầu ra của bộ tích lũy pha là tuyến
tính và không thể được sử dụng trực tiếp để tạo ra sóng sin hoặc bất kì một dạng sóng
nào khác.
Hình 1.3.Sơ đồ khối bộ DDFS đơn giản
Bộ tích lũy pha thực sự là một mô-đun đếm N bít, nó tăng giá trị được lưu trong nó
mỗi khi nhận một xung clock. Giá trị được cộng vào được xác định bởi một từ số ở
đầu vào. Giá trị đầu vào này tạo nên kích thước bước pha, nó tác động tới số điểm trên
một chu kì sóng tạo ra. Kích thước bước nhảy càng lớn bộ tích lũy pha càng nhanh
tràn và sóng sin tạo ra càng nhanh hơn, tần số tạo được càng cao, tuy nhiên độ phân
giải tần số sẽ giảm xuống.
SVTH: Lê Bảo Thông
20
Hình 1.4.Minh họa bước nhảy bộ tích lũy pha
1.3 Mục đích
Mục đích đề tài này là trình bày các phương pháp có thể dùng để tạo sóng sine
và cách tạo một bộ PSAC đơn giản dùng FPGA.
SVTH: Lê Bảo Thông
21
Chương 2: Giới thiệu EMD
GVHD:
Chương 2
TÌM HIỂU CHUNG VỀ FPGA
2.1 Giới thiệu:
Gần đây, những tiến bộ trong công nghệ sản xuất IC, đặc biệt là CMOS, đã cung
cấp nhiều ứng dụng DSP cho các hệ thống xử lý tín hiệu số và truyền thông phức tạp
như là điều chế, giải điều chế, tạo dao động nội, máy phát xung khả trình. Phạm vi ứng
dụng DDFS ngày càng mở rộng, bao gồm các thiết bị đo, các máy tạo sóng tùy ý, và
nhiều ứng dụng khác.
Và để tìm hiểu về ứng dụng tổng hợp tần số thì trước tiên ta phải hiểu rõ về công
cụ thực hiện – đó là FPGA
2.2 Tìm hiểu về FPGA:
2.2.1 Công nghệ ASIC:
Thuật ngữ ASIC (được phát âm là “A-sic”) là từ cấu tạo bằng (chữ viết tắt của) những
từ đầu của nhóm từ “Application –Specific Integrated Circuit”, tạm dịch là mạch tích
hợp ứng dụng cụ thể. Trước khi tìm hiểu xem ASIC có nghĩa là gì, ta hãy xem xét sự
phát triển của chip silic (silicon chip) hoặc vi mạch IC (Integrated Circuit) .
Các IC được chế tạo trên một miếng silic (silicon wafer) dạng tròn, mỏng (dày khoảng
vài trăm micron), với mỗi một miếng silic chứa vài trăm khuôn (die, đôi khi người ta
sử dụng thuật ngữ dies hoặc dice để chỉ số nhiều của die). Các transistor và việc nối
dây được chế tạo từ nhiều lớp (layer) (thông thường từ 10 đến 15 lớp phân biệt), các
lớp được thành lập bên trên một lớp khác. Mỗi một lớp mặt nạ (mask layer) kế tiếp có
một kiểu mẫu (pattern) được xác định bằng cách sử dụng một mặt nạ, tương tự như
bản kính dương chụp ảnh (glass photographic slide). Khoảng sáu lớp đầu tiên xác định
các transistor. Khoảng sáu lớp sau cùng xác định các dây kim loại giữa các transistor,
ta gọi là liên kết nối (interconnect).
SVTH: Lê Bảo Thông
22
Chương 2: Giới thiệu EMD
GVHD:
Một IC hoàn toàn tùy vào khách hàng, full-custom IC, bao gồm nhiều ( có thể tất cả)
cell logic theo yêu cầu của khách hàng và tất cả các lớp mặt nạ cũng theo yêu cầu của
khách hàng. Một bộ vi xử lý là một ví dụ cho full-custom IC những người thiết kế mất
vài giờ cho việc nhét phần lớn trong số mỗi một micron vuông sau cùng của không
gian chip vi xử lý theo cách thủ công. Việc làm theo yêu cầu của khách hàng mọi tính
chất của IC theo cách này cho phép những người thiết kế bao gồm, ví dụ như, các
mạch tương tự (analog circuit), các cell nhớ được tối ưu hóa, hoặc các cấu trúc cơ khí
trên một IC. Việc sản xuất và thiết kế các full-custom IC là đắt tiền nhất. Thời gian sản
xuất (thời gian chỉ dùng để làm ra một IC không bao gồm thời gian thiết kế) (thời gian
giữa lúc bắt đầu và lúc hoàn thành một quá trình sản xuất mới) điển hình là tám tuần lễ
cho một full-custom IC. Các full-custom IC chuyên dụng này thông thường được dự
định dành cho một ứng dụng cụ thể, do vậy ta có thể gọi một số trong chúng là các
full-custom ASIC.
Tiếp theo ta sẽ đề cập tóm tắt các full-custom ASIC, còn các thành viên của họ ASIC
mà ta quan tâm nhiều hơn là các ASIC tùy thuộc một phần vào khách hàng,
semicustom ASIC. Các semicustom ASIC đều có các cell logic được thiết kế trước và
một số (có lẽ tất cả) lớp mặt nạ tùy thuộc vào khách hàng. Việc sử dụng các cell được
thiết kế trước từ một thư viện cell ( cell library ) làm cho chúng ta với tư cách là
những người thiết kế ngày càng dễ dàng hơn. Có hai loại semicustom ASIC mà ta sẽ
khảo sát: các ASIC dựa trên cell chuẩn (standard cell-based ASIC) và các ASIC dựa
trên dải cổng (gate array-based ASIC). Tiếp theo loại ASIC ta sẽ mô tả các ASIC lập
trình được ( programmable ASIC ). Các ASIC lập trình được đều có các cell logic
được thiết kế trước và không có lớp mặt nạ nào tùy thuộc vào khách hàng. Có hai loại
ASIC lập trình được: các linh kiện (hay ta sẽ gọi là chip) logic lập trình được PLD (
Programmable Logic Device ) và thành viên mới nhất của họ ASIC ( thời điểm năm
1997), dải cổng hiệu ứng trường lập trình được hay dải cổng lập trình được dạng
trường FPGA ( Field-Programmable Gate Array).
SVTH: Lê Bảo Thông
23
Chương 2: Giới thiệu EMD
GVHD:
Full-custom ASICs
logic cells & mask layers được thiết kế theo yêu cầu user
giá thành cao
8 tuần chế tạo (không kể thời gian thiết kế)
Semi-custom ASICs
logic cells được thiết kế sẵn cell library
một vài hoặc tất cả mask layers được thiết kế theo yêu cầu user
standard-cell-based ASICs
gate-array-based ASICs
Progammable ASICs
logic cells & mask layers đều được thiết kế sẵn
PLDs
FPGAs (what we can do in Danang!!!)
Bảng 2.1.Tóm tắt các ASIC.
2.2.2 Tìm hiểu về FPGA :
FPGA là viết tắt của thuật ngữ tiếng anh “Field programmable Gate Array”, nghĩa là
mảng cổng lập trình được dạng trường. FPGA thuộc họ ASIC lập trình được. FPGA là
vi mạch dùng cấu trúc mảng phần tử logic mà người dùng có thể lập trình được. (Chữ
field ở đây muốn chỉ đến khả năng tái lập trình “bên ngoài” của người sử dụng, không
phụ thuộc vào dây chuyền sản xuất phức tạp của nhà máy bán dẫn). Vi mạch FPGA
được cấu thành từ các bộ phận:
•
Các khối logic cơ bản lập trình được (logic block)
•
Hệ thống mạch liên kết lập trình được
•
Khối vào/ra (IO Pads)
•
Phần tử thiết kế sẵn khác như DSP slice, RAM, ROM, nhân vi xử lý...
FPGA cũng được xem như một loại vi mạch bán dẫn chuyên dụng ASIC, nhưng nếu
so sánh FPGA với những ASIC đặc chế hoàn toàn (full -custom ASIC) hay ASIC thiết
SVTH: Lê Bảo Thông
24
Chương 2: Giới thiệu EMD
GVHD:
kế trên thư viện logic ( Semi-custom ASIC) thì FPGA không đạt đựợc mức độ tối ưu
như những loại này, và hạn chế trong khả năng thực hiện những tác vụ đặc biệt phức
tạp, tuy vậy FPGA ưu việt hơn ở chỗ có thể tái cấu trúc lại khi đang sử dụng, công
đoạn thiết kế đơn giản do vậy chi phí giảm, rút ngắn thời gian đưa sản phẩm vào sử
dụng.
Còn nếu so sánh với các dạng vi mạch bán dẫn lập trình được dùng cấu trúc mảng
phần tử logic như PLA, PAL, CPLD thì FPGA ưu việt hơn các điểm: tác vụ tái lập
trình của FPGA thực hiện đơn giản hơn; khả năng lập trình linh động hơn; và khác biệt
quan trọng nhất là kiến trúc của FPGA cho phép nó có khả năng chứa khối lượng lớn
cổng logic (logic gate), so với các vi mạch bán dẫn lập trình được có trước nó.
Thiết kế hay lập trình cho FPGA được thực hiện chủ yếu bằng các ngôn ngữ mô tả
phần cứng HDL như VHDL, Verilog, AHDL, các hãng sản xuất FPGA lớn như Xilinx,
Altera thường cung cấp các gói phần mềm và thiết bị phụ trợ cho quá trình thiết kế,
cũng có một số các hãng thứ ba cung cấp các gói phần mềm kiểu này như Synopsys,
Synplify... Các gói phần mềm này có khả năng thực hiện tất cả các bước của toàn bộ
quy trình thiết kế IC chuẩn với đầu vào là mã thiết kế trên HDL (còn gọi là mã RTL).
FPGA được thiết kế đầu tiên bởi Ross Freeman, người sáng lập công ty Xilinx vào
năm 1984, kiến trúc mới của FPGA cho phép tích hợp số lượng tương đối lớn các phần
tử bán dẫn vào 1 vi mạch so với kiến trúc trước đó là CPLD. FPGA có khả năng chứa
tới từ 100.000 đến hàng vài tỷ cổng logic, trong khi CPLD chỉ chứa từ 10.000 đến
100.000 cổng logic; con số này đối với PAL, PLA còn thấp hơn nữa chỉ đạt vài nghìn
đến 10.000.
CPLD được cấu trúc từ số lượng nhất định các khối SPLD (Simple programable
devices, thuật ngữ chung chỉ PAL, PLA). SPLD thường là một mảng logic AND/OR
lập trình được có kích thước xác định và chứa một số lượng hạn chế các phần tử nhớ
đồng bộ (clocked register). Cấu trúc này hạn chế khả năng thực hiện những hàm phức
SVTH: Lê Bảo Thông
25
