Bài Giảng Kỹ Thuật Số Lê Chí Thông KTS C5 PLD

GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

PLD
THIẾT BỊ LOGIC LẬP TRÌNH ĐƯỢC
(Programmable Logic Device)

NguyenTrongLuat

1

BỘ NHỚ BÁN DẪN
Bộ nhớ bán dẫn

Bộ nhớ bảng

RAM
tónh

động

NguyenTrongLuat

GV dạy: Lê Chí Thơng

ROM

Bộ nhớ hàm

PLD

MROM
PLA PAL LCA EPLD PEEL GAL
PROM
PPAL
EPLPAL
EPROM
EEPROM
EEPPAL
2

1


GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

BỘ NHỚ ROM
Input: các tín hiệu đòa chỉ (Address)
Output: các tín hiệu dữ liệu (Data)

INPUT
(n đường)

A0

D0

A1

D1

An-1

Dm-1

Kích thước ROM:

2n

x

OUTPUT
(m đường)

m (bit)

NguyenTrongLuat

3

Bảng nạp ROM

Cấu trúc nội ROM 8 x 4 (bit)

1
1
1
1

1
0

1
0
1

A2 A1 A0

D3 D2 D1 D0

0
0
0
0
1
1
1
1

1
1
1
0
0
0
0
1

0

0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

1
1
0
1
0
0
1
0

1
0
1
1

0
1
0
0

0
1
1
1
1
0
0
0

1
1
1
0

word line
bit line
NguyenTrongLuat

GV dạy: Lê Chí Thơng

1
1

0
1

0
0
4

2


GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

ROM 128 x 1 (bit) giaûi maõ 2 chieàu

NguyenTrongLuat

5

ROM 32K x 8 (bit) = 32KB

NguyenTrongLuat

GV dạy: Lê Chí Thông

6

3


GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

Cấu trúc ROM có ngõ vào điều khiển

NguyenTrongLuat

7

Cổng đệm ba trạng thái (Tristate Output Buffer):
- 3 trạng thái (tristate): LOW / HIGH / HIGH impedance
- Trạng thái tổng trở cao (HIGH impedance): ngõ ra hở mạch
- Ngõ điều khiển 3 trạng thái:
* HIGH: The buffer is Active
* LOW: HIGH impedance

NguyenTrongLuat

GV dạy: Lê Chí Thơng

8

4


GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

Các EPROM thông dụng

NguyenTrongLuat

9

PLA

(PROGRAMMABLE LOGIC ARRAY)

INPUT
(n bit)

Dãy
AND

Dãy
OR

OUTPUT
(m bit)

k product term (số hạng tích)
NguyenTrongLuat

GV dạy: Lê Chí Thơng

10

5

GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

Dãy AND có thể lập trình

Dãy OR có thể lập trình

NguyenTrongLuat

11

A

Cấu trúc PLA 3 x 2, 4 số hạng tích

B

F1 = A B + A C + A B C
F2 = A C + B C

C

AB
AC
BC
ABC

Bảng nạp PLA

C CB B A A

A B C
AB
AC
BC
ABC

1 0 1 - 1
- 1 1
0 1 0

NguyenTrongLuat

GV dạy: Lê Chí Thơng

F2 (C) F1 (T)
0
1
1
0

1
1
0
1

0
1

F1
F2

12

6


GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

PAL

(PROGRAMMABLE ARRAY LOGIC )
- Dãy AND lập trình, dãy OR cố đònh
- Mỗi ngõ ra là cổng OR có số ngõ vào cố đònh
- Số hạng tích không sử dụng chung cho các ngõ ra
- Cấu trúc PLA: số ngõ vào, số ngõ ra và số cổng AND
trên 1 cổng OR

NguyenTrongLuat

13

Cấu trúc PAL 3 ngõ vào, 3 ngõ ra, 3 cổng AND / OR
1
2

F1

3

I1
4
5

F2

6

I2
7
8

F3

9

I3
NguyenTrongLuat

GV dạy: Lê Chí Thơng

14

7


GV soạn: Nguyễn Trọng Luật

ĐH Bách Khoa TP.HCM

X=AB+BC

Y=A+BC
A A B B C C X X

Z=AB+BC+BC+AC
=X+BC+AC

1
2

X

3

A
4

Y

5
6

B
7
8

Z

9

C
NguyenTrongLuat

15

X=AB+BC

Y=A+BC

Z=AB+BC+BC+AC
=X+BC+AC

Baûng naïp PAL
A B C X
1
2
3

1 1
1 1

X =

AB
+ BC

4
5
6

0

Y =

A
+ BC

Z =

X
+ BC
+ AC

7
8
9
NguyenTrongLuat

GV dạy: Lê Chí Thông

OUTPUT

0

0

0

0
1

1
0

16

8