TIỂU LUẬN CÁC CÔNG NGHỆ MỚI TRONG LĨNH VỰC THIẾT KẾ VI MẠCH SỐ

ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA ĐIỆN – ĐIỆN TỬ
BỘ MÔN ĐIỆN TỬ
---------------o0o--------------

TIỂU LUẬN

CÁC CÔNG NGHỆ MỚI TRONG LĨNH VỰC
THIẾT KẾ VI MẠCH SỐ

GVHD: TS. TRẦN HỒNG LINH

TP. HỒ CHÍ MINH, THÁNG 8 NĂM 2021


Tiểu luận

GVHD: TS. Trần Hoàng Linh

Danh sách thành viên:
STT

Họ và tên

MSSV

Email

1

Nguyễn Hà Nhất Phương

1813622



2

Phạm Đăng Long

1812930



3

Nguyễn Minh Tân

1813940



4

Hoàng Bá Duy

1811704

Danh sách phân công nhiệm vụ:
STT

Họ và tên

Nhiệm vụ cụ thể

1

Nguyễn Hà Nhất Phương

Tìm hiểu về cơng nghệ FeFET

2

Phạm Đăng Long

Tìm hiểu về công nghệ CNTFET

3

Nguyễn Minh Tân

From FinFet 3nm to GAA FET 2nm

4

Hoàng Bá Duy

RRAM

ii


Tiểu luận

GVHD: TS. Trần Hoàng Linh

MỤC LỤC
1. GIỚI THIỆU ...........................................................................................................1
2. FeFET (Ferroelectric Field-Effect Transistor) ....................................................1
Ferroelectric .................................................................................................................................1
HZO và ferroelectric phase orthorhombic....................................................................................3
Cấu trúc MFIS ..............................................................................................................................8

Kết luận ..............................................................................................................12
3. From FINFET 3nm to GATE-ALL-AROUND (GAAFETS) 2nm ..................13
FINFET ......................................................................................................................................13
3.1.1.

Giới thiệu........................................................................................................................13

3.1.2.

Tại sao lại chọn FinFet ...................................................................................................13

3.1.3.

Ưu điểm của FinFET ......................................................................................................14

3.1.4.

Thách thức của FinFET ..................................................................................................15

Gate-all-around FET (GAAFET) ...............................................................................................15
3.2.1.

Giới thiệu:.......................................................................................................................15

3.2.2.

Tại sao lại chọn GAA FET ? ..........................................................................................16

3.2.3.

Ưu điểm của GAA FET: ................................................................................................17

3.2.4.

Thách thức của GAA FET..............................................................................................17

Từ Finfet 3nm đến GAA FET 2nm: ...........................................................................................17
3.3.1.

Giới thiệu:.......................................................................................................................17

3.3.2.

Thách thức mở rộng quy mô chip: .................................................................................18

3.3.3.

Tại sao lại chọn nanosheet ? ...........................................................................................19

3.3.4.

Chế tạo nanosheet...........................................................................................................19

Kết luận ......................................................................................................................................21

4. Resistive Random Access Memory (RRAM) .....................................................22
Tổng quan...................................................................................................................................22
Giới thiệu....................................................................................................................................22

iii


Tiểu luận

GVHD: TS. Trần Hoàng Linh

Chế độ chuyển mạch ..................................................................................................................25
4.3.1.

Chế độ chuyển đổi kháng ...............................................................................................25

4.3.2.

Cơ chế chuyển mạch điện trở .........................................................................................26

Quy trình sản xuất 1R- RRAM ..................................................................................................27
Phân loại RRAM ........................................................................................................................29

Kết luận ..............................................................................................................29
5. CARBON NANOTUBE TRANSISTOR ............................................................30
Ống nano carbon (CNT) .............................................................................................................30
5.1.1.

Tổng quan.......................................................................................................................30

5.1.2.

Lịch sử ra đời .................................................................................................................30

5.1.3.

Những tính chất của CNT ..............................................................................................31

5.1.4.

Cơng nghệ chế tạo CNT .................................................................................................32

Transistor ống nano carbon hiệu ứng trường (CNTFET)...........................................................32
5.2.1.

Back gate CNTFET (CNTFET cổng sau) ......................................................................32

5.2.2.

Top gate CNTFET (CNTFET cổng trên) .......................................................................33

5.2.3.

Wrap-around gate CNTFET (CNTFET cổng bao quanh) ..............................................33

5.2.4.

Suspendedd CNTFET (CNTFET treo)...........................................................................34

5.2.5.

Phân loại CNTFET .........................................................................................................34

Kết luận ......................................................................................................................................34

6. TÀI LIỆU THAM KHẢO ....................................................................................36

iv


Tiểu luận

GVHD: TS. Trần Hồng Linh

DANH SÁCH HÌNH MINH HỌA
Hình 2.1.1. Đường cong hysteresis

2

Hình 2.1.2. Cấu trúc mạng tinh thể của PZT và HfO2

3

Hình 2.2.1. Cấu trúc mạng tinh thể của các pha ferroelectric

4

Hình 2.2.2. Giản đồ pha của thin film dày 9,2 nm (a) Hf0.5Zr0.5O2, (b) Hf0.3Zr0.7O2, và (c) ZrO2 với các
kích thước grains và nhiệt độ khác nhau. Các vùng màu lục ngrains, xanh lam ngrains và đỏ ngrains đề
cập đến các vùng mà các pha monoclinic, tetragonal và orthorhombic tương ứng ổn định về mặt nhiệt
động lực học với hiệu ứng năng lượng mặt phân cách/ranh giới grains. Các pha trong ngoặc đơn đề cập
đến pha ổn định thứ hai trong vùng pha monoclinic. Ranh giới màu đỏ gạch ngang thể hiện ranh giới
mà trên đó pha ổn định thứ hai thay đổi. Các mũi tên gạch ngang màu đỏ, xanh lá cây và xanh lam cho
thấy quá trình làm nguội trong quá trình ủ nhiệt nhanh (RTA) đối với các grains có bán kính nhỏ hơn
bán kính của 25, 50 và 75% số grains. Đồ thị ở bên phải hiển thị sự phân bố kích thước grains (rõ hơn
ở Hình 2.2.3) để hiểu rõ hơn ý nghĩa của các mũi tên đứt nét.
5
Hình 2.2.3. Sự phân bố kích thước grains với giới hạn (đường thẳng đứng màu xanh lam) đối với sự
thay đổi pha của thin film Hf0.5Zr0.5O2 và Hf0.3Zr0.7O2 dày 9,2 nm ở (a) 800 oC, (b) 500 oC, và (c) nhiệt
độ phịng (RT).
5
Hình 2.2.4. Giản đồ pha cho thin film Hf0.5Zr0.5O2 dày 9,2 nm với các bán kính và nhiệt độ grains

7

Hình 2.3.1. Các bước quy trình chính đối với FeFET

8

Hình 2.3.2. P–V hysteresis của (a) TaN/HZO/SiO2/Si and (b) TaN/HZO/ZrO2/SiO2/Si MFIS structures.

(c) Remanent polarization và (d) Điện áp coercive của TaN/HZO/SiO2/Si và TaN/HZO/ZrO2/SiO2/Si
MFIS. (e) P–V hysteresis của TaN/ZrO2/SiO2/Si MFIS.
9
Hình 2.3.3. Đặc tuyến IDS - VDS của (a) TaN/HZO/SiO2/Si MFIS và (b) TaN/HZO/ZrO2/SiO2/Si MFIS,
IDS - VGS and IG - VGS của (c) TaN/HZO/SiO2/Si MFIS và (d) TaN/HZO/ZrO2/SiO2/Si MFIS
10
Hình 2.3.4. VTH và ∆VTH với điện áp quét tối đa cho TaN/HZO/SiO2/Si và TaN/HZO/ZrO2/SiO2/Si 11
Hình 3.1.1. Cấu trúc một FinFet double-gate

13

Hình 3.1.2. Planar FET vs FinFET

14

Hình 3.2.1. GAA FET

16

Hình 3.3.1. Bán dẫn Planar -finFET -GAA FET

18

Hình 3.3.2. Quy trình xử lý các nanosheet FET xếp chồng lên nhau

20

Hình 4.2.1. So sánh các cơng nghệ bộ nhớ

24

Hình 4.2.2. Ưu điểm quan trọng nhất của RRAM

25

Hình 4.3.1. Giản đồ cấu trúc kim loại – cách điện – kim loại,hình chiếu cắt ngang

25

Hình 4.3.2. Sơ đồ dịng của cơ chế hoạt động cho RRAM kiểu dây tóc

26

v


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 4.3.3. Cực điện hoạt động

27

Hình 4.4.1. Cấu trúc giảng đồ và hình ảnh hiển vi điện tử truyền qua của kim loại

28

Hình 4.4.2. Cấu trúc mảng điện trở (1T1R)

28

Hình 5.1.1. Cấu trúc của graphit (trái) và kim cương (phải)

30

Hình 5.1.2. Cấu trúc của graphit Fullerenes

31

Hình 5.1.3. Đơn tường (trái) và đa tường (phải)

31

Hình 5.2.1. Back gate CNTFET

32

Hình 5.2.2. Top gate CNTFET

33

Hình 5.2.3. Wrap-around gate CNTFET

33

Hình 5.2.4. Suspended CNTFET

34

vi


Tiểu luận

GVHD: TS. Trần Hoàng Linh

1. GIỚI THIỆU
Ở tiểu luận này, nhóm nghiên cứu về các cơng nghệ vi mạch mới:
1. FeFET
2. Từ FinFET 3nm đến GAAFET 2nm
3. RRAM
4. Carbon Nanotube Transistor

2. FeFET (Ferroelectric Field-Effect Transistor)
FeFET là một loại logic transistor mà có thể giữ được mức logic kể cả khi khơng
được cấp nguồn. Nói một cách tổng qt, để tạo được FeFET, người ta thay thế điện
môi được sử dụng ở chân gate bằng một vật liệu ferroelectric. Khi đó, chân gate của
FeFET tự hình thành một lưỡng cực vĩnh cửu, chia điện áp threshold của FeFET thành
hai trạng thái ổn định. Hai trạng thái này có thể đại diện cho 2 bit 0 và 1 nên có thể nói
rằng FeFET có khả năng lưu trữ bit nhị phân.
Khái niệm về vật liệu ferroelectric nói trên là các vật liệu ứng dụng hiện tượng
ferroelectricity, hiện tượng xảy ra ở một số chất điện mơi có khả năng phân cực điện tự
phát ngay cả khơng có điện trường ngồi, và do đó trở nên hưởng ứng mạnh dưới tác
dụng của điện trường ngoài.
Ứng dụng của ferroelectric trong bộ nhớ solid state đã từng được đề xuất bởi Moll và
Tarui vào năm 1963 bằng cách sử dụng một TFT (thin film transistor, một dạng
MOSFET đặc biệt). Sau đó, vào những năm 1960s, đã có những nghiên cứu sâu hơn về
thin film, nhưng khả năng lưu trữ của nó thực sự khơng đạt được như mong đợi. Khoảng
gần 20 năm sau, tức là vào cuối năm 1980, FRAM được phát minh, sử dụng ferroelectric

thin film với chức năng như tụ.
Gần đây, những khám phá mới về ferroelectricity trong các oxides, như là hafnium
oxide trong năm 2011, tương thích với những cơng nghệ sản xuất bán dẫn hiện đại, dẫn
tới sự tái xuất hiện của FeFET trong lĩnh vực vi mạch.

Ferroelectric
Trong chất điện mơi bình thường, khi có điện trường tác dụng, các điện tích dương
và âm sẽ bị dịch chuyển khỏi vị trí ban đầu của chúng - một khái niệm được đặc trưng
1


Tiểu luận

GVHD: TS. Trần Hồng Linh

bởi mơmen lưỡng cực hoặc sự phân cực. Tuy nhiên, sự phân cực hay sự dịch chuyển
này sẽ biến mất khi điện trường trở về 0. Mặt khác, trong ferroelectric có sự phân cực
tự phát (spontaneous polarization) - một sự dịch chuyển vốn có đối với cấu trúc tinh thể
của vật liệu và không biến mất khi khơng có điện trường. Ngồi ra, hướng của sự phân
cực này có thể được đảo ngược hoặc định hướng lại bằng cách đặt một điện trường thích
hợp.
Do đó, ferroelectric được đặc trưng bởi hai trạng thái phân cực ổn định tại cùng một
điện trường bằng khơng, có thể chuyển từ giá trị này sang giá trị khác bằng cách áp dụng
một điện trường lớn hơn điện trường coercive (coercive field) EC, là điện trường mà tại
đó độ phân cực hiệu dụng của chất ferroelectric bằng không. Chất ferroelectric có thể
được đặc trưng bởi đường cong hysteresis của độ phân cực P hoặc electric displacement
(độ cảm ứng điện) D như một hàm của cường độ điện trường E.

Hình 2.1.1. Đường cong hysteresis

Remanent polarization, 𝑃𝑟 , biên độ của độ phân cực P tại cường độ điện trường E = 0,
thường là kết quả của sự dịch chuyển của một số ion nhất định khỏi vị trí cần thiết cho
tính trung hịa về điện tích. Do đó, ferroelectric khơng thể là những vật liệu có cấu trúc
centrosymmetric. Trong các ferroelectric vơ cơ, ví dụ như những chất có cấu trúc
perovskite như lead zirconi titanat (PZT) hoặc bari titanat (BTO) hoặc cấu trúc
perovskite phân lớp như stronti bismuth tantalit (SBT) luôn có một ion trung tâm có thể
chuyển đổi giữa hai vị trí ổn định.

2


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 2.1.2. Cấu trúc mạng tinh thể của PZT và HfO2

Cũng có ferroelectric vơ cơ như polyvinylidene flouride (PVDF) thường được đồng
trùng hợp với tetrafluoroethylene (TRFE) để ổn định ferroelectric pha 𝛽. Cuối cùng là
các ferroelectric có cấu trúc fluoride như ferroelectric pha orthorhombic trong hafnium
oxide (HfO2) với các ion oxygen có thể chuyển đổi giữa hai vị trí ổn định.

HZO và ferroelectric phase orthorhombic
Ferroelectricity trong các HZO thin films đã thu hút sự chú ý từ 2011. HZO(Hf1xZrxO2 với x=0.5~0.7), dạng pha tạp chất của hafnium oxide, là ứng cử viên hàng đầu
của vật liệu ferroelectric với cấu trúc tinh thể fluoride cho thấy khả năng tương thích
cao với các thiết bị CMOS. Nguồn gốc của tính chất ferroelectric bên trong Hf1-xZrxO2
được xác nhận là do sự hình thành của pha orthorhombic có kết cấu noncentrosymmetric
Pca21. Tuy nhiên cơ chế hình thành của pha này vẫn còn là một vấn đề tranh cãi.
Thuyết về nucleation cho rằng có một khoảng nồng độ doping thích hợp cho sự hình
thành pha trong ferroelectric. Pha orthorhombic khơng phải là pha ổn định về mặt nhiệt

động học ở các điều kiện xử lý điển hình (nhiệt độ phịng - 800 oC, vài mbar - áp suất
khí quyển), trong khi pha monoclinic (nhóm khơng gian: P21/c) ln ổn định trong tất
cả các giá trị x và toàn bộ dải nhiệt độ. Do đó, nồng độ doping cần phải đủ cao để ngăn
chặn sự hình thành pha monoclinic trong suốt quá trình ủ kết tinh. Một khi pha
monoclinic được hình thành, việc chuyển tiếp sang một pha khác có tính metastable là
điều khó xảy ra. Trong suốt q trình ủ kết tinh, ở nhiệt độ ủ, với nồng độ doping phù
hợp sẽ tăng cường sự chuyển tiếp sang pha tetragonal ổn định thứ hai về mặt động học,
và triệt tiêu sự chuyển tiếp sang pha monoclinic ổn định nhất. Sau đó, trong q trình
làm nguội, ở gần nhiệt độ phịng, tăng cường sự chuyển tiếp sang pha orthorhombic ổn
định thứ hai về mặt động học, tiếp tục triệt tiêu sự chuyển tiếp sang pha monoclinic ổn
định nhất. Tuy nhiên, nồng độ doping không nên quá cao. Nếu không, pha tetragonal
được hình thành trong q trình ủ kết tinh sẽ khơng thể chuyển thành pha orthorhombic
3


Tiểu luận

GVHD: TS. Trần Hồng Linh

vì nồng độ doping cao làm giảm nhiệt độ chuyển tiếp và làm cho phản ứng chuyển tiếp
khó xảy ra. Khoảng nồng độ doping thích hợp phụ thuộc vào các loại tạp chất, nhưng
quá trình chi phối là kinetic nucleation của pha tetragonal trong quá trình kết tinh và sự
biến đổi của nó thành pha orthorhombic trong quá trình làm nguội.

Hình 2.2.1. Cấu trúc mạng tinh thể của các pha ferroelectric

Các nghiên cứu gần đây và thực nghiệm của nhóm nghiên cứu của nhóm Min Huyn
Park vào năm 2018 đã chỉ ra rằng sự phát triển của các pha orthorhombic, tetragonal và
monoclinic như một hàm của thành phần và độ dày grains, cũng như kích thước grains
trung bình. Qua Hình 2.2.2, khi nhiệt độ tăng, độ ổn định của pha tetragonal cũng tăng

lên, điều này có thể được hiểu là entropi của pha này cao hơn so với pha monoclinic và
orthorhombic. Có một vùng nhỏ nơi pha orthorhombic ổn định trong Hình 2.2.2 (a) và
(b), khơng có trong Hình 2.2.2 (c) nên ZrO2 tinh khiết khơng hình thành pha
orthorhombic. Ngồi ra, kích thước grains đạt được chủ yếu nằm trong vùng màu xanh
lá cây, cho thấy rằng pha chiếm ưu thế ở nhiệt độ phòng phải là pha monoclinic.

4


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 2.2.2. Giản đồ pha của thin film dày 9,2 nm (a) Hf0.5Zr0.5O2, (b) Hf0.3Zr0.7O2, và (c) ZrO2 với các
kích thước grains và nhiệt độ khác nhau. Các vùng màu lục ngrains, xanh lam ngrains và đỏ ngrains
đề cập đến các vùng mà các pha monoclinic, tetragonal và orthorhombic tương ứng ổn định về mặt
nhiệt động lực học với hiệu ứng năng lượng mặt phân cách/ranh giới grains. Các pha trong ngoặc
đơn đề cập đến pha ổn định thứ hai trong vùng pha monoclinic. Ranh giới màu đỏ gạch ngang thể
hiện ranh giới mà trên đó pha ổn định thứ hai thay đổi. Các mũi tên gạch ngang màu đỏ, xanh lá
cây và xanh lam cho thấy quá trình làm nguội trong quá trình ủ nhiệt nhanh (RTA) đối với các grains
có bán kính nhỏ hơn bán kính của 25, 50 và 75% số grains. Đồ thị ở bên phải hiển thị sự phân bố
kích thước grains (rõ hơn ở Hình 2.2.3) để hiểu rõ hơn ý nghĩa của các mũi tên đứt nét.

Hình 2.2.3. Sự phân bố kích thước grains với giới hạn (đường thẳng đứng màu xanh lam) đối với
sự thay đổi pha của thin film Hf0.5Zr0.5O2 và Hf0.3Zr0.7O2 dày 9,2 nm ở (a) 800 oC, (b) 500 oC, và (c)
nhiệt độ phòng (RT).

5

Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 2.2.4 (b), (c) cho thấy hồn cảnh thí nghiệm các tinh thể nano có bán kính 2 nm
và đường cong năng lượng giản đồ cho các pha orthorhombic, tetragonal và monoclinic.
Ở Hình 2.2.4 (c), pha ổn định là pha orthorhombic. Trong quá trình RTP, nhiệt độ được
nâng lên đến một giá trị cụ thể (600 °C được giả định trong hình này). Hình 2.2.4 (d),
(e) trình bày sơ đồ cấu trúc và đường cong năng lượng tự do tương ứng khi nhiệt độ
RTP vừa được nâng lên 600 °C. Quá trình tương tự cũng có thể được áp dụng cho bất
kỳ nhiệt độ RTP nào khác, mặc dù có sự khác biệt về tốc độ chuyển tiếp sang pha
monoclinic. Khi nhiệt độ tăng, năng lượng tự do của pha tetragonal giảm phần lớn do
entropi của nó thấp hơn so với pha orthorhombic và pha monoclinic. Kết quả là, pha ổn
định chuyển sang pha tetragonal, được thể hiện trong Hình 2.2.4 (e). Trong quá trình
RTP ở 600 ° C trong khoảng 1 phút, kích thước tinh thể tăng lên ở Hình 2.2.4 (f), (g).
Trong bước này, tổng năng lượng tự do của pha monoclinic phải giảm và kết quả là pha
ổn định nhiệt động học chuyển sang pha monoclinic. Tuy nhiên, do một rào cản động
học cao ở Hình 2.2.4 (g), quá trình chuyển đổi từ pha tetragonal sang pha monoclinic bị
triệt tiêu để có thể giữ lại pha tetragonal siêu bền. Nếu nhiệt độ và thời gian đủ cao và
đủ lâu để vượt qua rào cản động học cao, pha monoclinic ổn định có thể được hình thành
trong bước này. Sau RTP, nhiệt độ giảm và độ ổn định của pha orthorhombic tăng lên
trong pha tetragonal miễn là sự hình thành pha monoclinic bị triệt tiêu về mặt động học.
Ở nhiệt độ được đánh dấu bằng đường nét đứt màu đỏ trong Hình 2.2.4 (a), pha ổn định
thứ hai chuyển từ pha tetragonal sang pha orthorhombic với nhiệt độ giảm dần ở Hình
2.2.4 (h), (i). Vì rào cản động học đối với sự chuyển đổi từ pha tetragonal sang pha
orthorhombic là rất thấp, sự chuyển tiếp sẽ dễ dàng xảy ra ngay cả ở nhiệt độ thấp như
vậy. Cuối cùng, ở nhiệt độ phòng, pha orthorhombic (pha có tính ferroelectric duy nhất
trong các pha nên có thể gọi là pha ferroelectric) có thể được hình thành, mặc dù pha
này vẫn chỉ là pha ổn định thứ hai, với năng lượng tự do cao hơn pha monoclinic bền
nhất. Do đó, mơ hình động học này có thể hỗ trợ sự thống trị của pha ferroelectric trong

thin film Hf0.5Zr0.5O2 mặc dù độ ổn định nhiệt động lực học của nó chỉ được mong đợi
đối với một vùng kích thước grains rất hẹp, vùng màu đỏ trong Hình 2.2.4 (a). Quá trình
tổng thể cho sự hình thành pha orthorhombic được mô tả ở trên được coi là một ví dụ
về quy tắc bước của Ostwald nổi tiếng, quy tắc này cho biết rằng các quá trình chuyển
pha diễn ra qua các pha metastable với năng lượng tự do gần với năng lượng của pha
gốc.

6


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 2.2.4. Giản đồ pha cho thin film Hf0.5Zr0.5O2 dày 9,2 nm với các bán kính và nhiệt độ grains

7


Tiểu luận

GVHD: TS. Trần Hoàng Linh

Cấu trúc MFIS
Cho đến hiện tại, có rất nhiều cấu trúc FeFET được đề xuất, gồm MFS (metalferroelectric-semiconductor), MFIS (metal-ferroelectric-insulator-semiconductor),
MFMIS (metal-ferroelectric-metal-insulator-semiconductor) và MF-ABO3. MFIS là
cho cấu hình thực tế hơn vì nó tn theo kiến trúc thiết bị MOS hiện tại và phù hợp với
HKMG processes. Do đó, việc thiết kế và chế tạo FeFET với cấu trúc MFIS cho các ứng
dụng trong bộ nhớ embedded nonvolatile, negative capacitance field effect transistors
(NCFET), mạng nơ ron nhân tạo, synapses, và các thiết bị logic-in-memory.

Ngoài thin film HfO2, thin film ZrO2 cũng được nghiên cứu rộng rãi như là chất điện
môi high-k gate cho các thiết bị CMOS. Gần đây, thin film ZrO2 đã được chứng minh
là lớp mầm đầy hứa hẹn, bởi vì pha orthorhombic của nó có thể được hình thành ở
300oC, giúp tăng cường sự hình thành pha sắt điện trong Hf0.5Zr0.5O2 (HZO). Wenwu
Xiao và các đồng nghiệp phát hiện rằng, FeFET với các ngăn xếp cổng
TaN/HZO/ZrO2/SiO2 MFIS, dưới sự xuất hiện của lớp seed ZrO2, có khả năng ngăn
chặn sự chuyển đổi từ pha tetragonal sang pha monoclinic trong HfO2 và do đó góp phần
tạo ra chất ferroelectric tuyệt vời. Nhóm nghiên cứu cũng khẳng định rằng đây là loại
FeFET rất hứa hẹn cho thế hệ tiếp theo của các ứng dụng bộ nhớ nonvolatile.

Hình 2.3.1. Các bước quy trình chính đối với FeFET

Các bước quy trình chính đối với FeFET khơng có và có lớp hạt ZrO2 được trình bày
tương ứng trong Hình 2.3.1 (a) và (b). Các FET kênh n với TaN/HZO/SiO2/Si và
TaN/HZO/ZrO2/SiO2/Si theo sơ đồ thể hiện trong Hình 2.3.1 (c) và (d) được fabricated
8


Tiểu luận

GVHD: TS. Trần Hoàng Linh

trên p-Si (100) substrates. Để chế tạo FeFET, sau khi xác định và implant các vùng n+
cho source/drain (S/D) với phosphorus (30 keV, 2×1015 cm-2), q trình kích hoạt dopant
được thực hiện bằng cách ủ nhiệt nhanh (RTA) tại 900 °C. Tiếp theo, một lớp cách điện
oxide SiO2 dày 2,6 nm được cấy lên vùng hoạt động đã được làm sạch bằng hóa chất.
Sau đó, các lớp TaN/HZO và TaN/HZO/ZrO2 được deposited. Lớp seed ZrO2 và lớp
ferroelectric HZO đều được cấy ở nhiệt độ cấy 300 oC. Cuối cùng, quá trình reactive ion
etching được sử dụng để xác định gate stack và tiếp điểm S/D. Sau đó, một lớp Ni dày
20 nm được deposited trong S/D bằng q trình lift off và sau đó được ủ ở 550 oC để tạo

ra kết tinh của quá trình kim loại hóa HZO và S/D. Chúng ta sẽ so sánh với MOSFET
có các ngăn xếp cổng TaN/ZrO2/SiO2/Si và tất cả các thiết bị có chiều dài cổng (LG) là
7 µm và chiều rộng cổng (WG) là 80 µm.

Hình 2.3.2. P–V hysteresis của (a) TaN/HZO/SiO2/Si and (b) TaN/HZO/ZrO2/SiO2/Si MFIS
structures. (c) Remanent polarization và (d) Điện áp coercive của TaN/HZO/SiO2/Si và
TaN/HZO/ZrO2/SiO2/Si MFIS. (e) P–V hysteresis của TaN/ZrO2/SiO2/Si MFIS.

9


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 2.3.2 (a) và (b) cho thấy các đường cong P – V hysteresis của TaN/HZO/SiO2/Si
và TaN/HZO/ZrO2/SiO2/Si MFIS với các điện áp đặt khác nhau. Các cấu trúc MFIS có
và khơng có lớp seed ZrO2 thể hiện hysteresis trong các đường cong P – V và sự chuyển
đổi đặc trưng từ sub-loop thành ferroelectric hysteresis loop bão hòa tốt khi tăng điện
áp quét tối đa từ 1.5 đến 3 V. Đường cong P – V hysteresis của cấu trúc MFIS có lớp
seed ZrO2 mang đặc tính ferroelectric rõ ràng hơn so với cấu trúc MFIS khơng có lớp
seed ZrO2, mặc dù điện áp giảm trên lớp ferroelectric (HZO) của cấu trúc có lớp seed
ZrO2 thấp hơn. Hình 2.3.2 (c) và (d) cho thấy rằng remanent polarization và điện áp
coercive của cấu trúc TaN/HZO/ZrO2/SiO2/Si MFIS lớn hơn so với cấu trúc
TaN/HZO/SiO2/Si MFIS. Ở Hình 2.3.2 (e), ta thấy cấu trúc TaN/ZrO2/SiO2/Si MFIS
cho thấy sự tuyến tính và non-hysteretic trong đường cong P-V ngay cả khi tăng điện áp
quét lên 3 V, điều này là hợp lý vì ở phần trước, ta đã thấy được ZrO2 khơng có khả
năng ferroelectric (khơng có pha orthorhombic).

Hình 2.3.3. Đặc tuyến IDS - VDS của (a) TaN/HZO/SiO2/Si MFIS và (b) TaN/HZO/ZrO2/SiO2/Si

MFIS, IDS - VGS and IG - VGS của (c) TaN/HZO/SiO2/Si MFIS và (d) TaN/HZO/ZrO2/SiO2/Si MFIS

10


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 2.3.3 (a) và (b) cho thấy các đặc tuyến IDS-VDS của FeFET với các gate stack
tương ứng của TaN/HZO/SiO2/Si và TaN/HZO/ZrO2/SiO2/Si. Cả hai FeFET đều thể
hiện các khả năng tuyến tính và bão hịa tốt, cho thấy khả năng kiểm sốt gate tốt. Hình
2.3.3 (c) và (d) cho thấy các đặc tuyến IDS-VGS và IG-VGS của chúng. Dòng gate leakage
(IG) trong cả hai FeFET đều nhỏ hơn 10-12 A/µm. Dịng off-state trong cả hai FeFET
đều cao hơn dịng leakage qua cổng, điều này có thể liên quan đến dịng junction leakage.

Hình 2.3.4. VTH và ∆VTH với điện áp quét tối đa cho TaN/HZO/SiO2/Si và TaN/HZO/ZrO2/SiO2/Si

Do chuyển đổi phân cực ferroelectric, các hysteresis loop ngược chiều kim đồng hồ
được quan sát thấy trong các đường cong IDS - VGS của cả hai FeFET. Khi điện áp quét
tối đa tăng lên, các vòng hysteresis loop trở nên rộng hơn. Vì điện áp coercive của lớp
ferroelectric tăng khi tăng điện áp quét tối đa, dẫn đến điện áp ngưỡng (VTH) lớn hơn
đối với FeFET. Do VTH lớn hơn, IDS ở một giá trị VGS cố định giảm. Tuy nhiên, khi điện
áp đặt vào quét từ giá trị dương sang giá trị âm, các electrons được đưa vào từ Si subtrate
và các electrons bị mắc kẹt tại lớp tiếp giáp giữa lớp ferroelectric và lớp cách điện có
thể tạo ra lưỡng cực phân cực. Do đó, sự dịch chuyển của các đường cong IDS-VGS là
nhỏ. Các giải thích tương tự cũng có thể được áp dụng cho sự dịch chuyển không đối
11

Tiểu luận

GVHD: TS. Trần Hoàng Linh

xứng trong các đường cong P-V được thể hiện trong Hình 2.3.2 (a) và (b). Thật khơng
may, so với FeFET khơng có lớp ZrO2 bổ sung, FeFET có lớp ZrO2 bổ sung cho thấy
sự dịch chuyển tương đối nhỏ hơn trong các đường cong IDS-VGS khi quét, có thể là do
nhiều electrons bị mắc kẹt hơn tại lớp tiếp giáp HZO/ZrO2. Do đó, cần phải nỗ lực hơn
nữa để cải thiện chất lượng của lớp ZrO2. Hình 2.3.4 cho thấy VTH cũng như sự khác
biệt về VTH (ΔVTH) giữa các đường cong chuyển dịch thuận và nghịch, trong đó VTH
được định nghĩa là VGS tương ứng với một IDS xác định (ITH = 10-7 A.W/L). Có thể thấy
rằng ΔVTH, cịn được gọi là memory window, tăng khi tăng điện áp quét tối đa. Thật
vậy, do tính sắt điện mạnh hơn, FeFET với lớp seed ZrO2 hiển thị memory window xấp
xỉ 2.8 V ở điện áp quét tối đa là 3 V, lớn hơn khoảng 1.8 lần (1.6 V) đối với FeFET
khơng có lớp seed ZrO2.

Kết luận
Phần nghiên cứu đã làm rõ về mơ hình chuyển tiếp giữa các pha trong HZO và so
sánh các đặc tuyến của cấu trúc FeFET dựa trên mơ hình MFIS giữa
TaN/HZO/ZrO2/SiO2/Si và TaN/HZO/SiO2/Si. Qua đó, ta thấy được tiềm năng phát
triển rất lớn của công nghệ này.

12


Tiểu luận

GVHD: TS. Trần Hoàng Linh

3. From FINFET 3nm to GATE-ALL-AROUND (GAAFETS) 2nm

FINFET
3.1.1. Giới thiệu
FinFet là một loại bán dẫn, được viết tắt từ Fin-shaped field-effect transistor (Hiệu
ứng trường vây). Được gọi là Fin (vây) vì nó có dạng thân hình vây với vây silicon tạo
nên thân chính của nó và Field-effect (Hiệu ứng trường) vì nó dùng điện trường điều
khiển độ dẫn điện của vât liệu.

Hình 3.1.1. Cấu trúc một FinFet double-gate

FinFet là một loại non-planar transistor (bán dẫn không phẳng), tức là không bị giới
hạn trong một mặt phẳng nhất định mà là trong không gian ba chiều, cịn được gọi là
bán dẫn 3D.
Nó là cơ sở để chế tạo các linh kiện nano hiện đại. Các vi mạch sử dụng FinFET Gate
lần đầu tiên được thương mại hóa vào đầu những năm 2010 và trở thành thiết kế Gate
chủ đạo trong quy trình tại 14nm, 10nm, 7nm.
Vào năm 2020, TMSC đã cơng bố chi tiết quy trình sản xuất chip 3nm sử dụng công
nghệ FinFet.

3.1.2. Tại sao lại chọn FinFet
Do có nhiều tính năng ưu việc, đặc biệt là trong các lĩnh vực về hiệu suất, công suất
rị rỉ, hoạt động điện áp thấp (nghĩa là cơng suất động thấp) và điện áp duy trì thấp hơn
13


Tiểu luận

GVHD: TS. Trần Hoàng Linh

đáng kể so với SRAM, FinFET đang thay thế CMOS phẳng để trở thành sự lựa chọn
của các thiết bị.

Hình 3.1.2. Planar FET vs FinFET

Hình 3.1.2 là các mô tả đơn của FET phẳng và FinFET tương ứng. Trong FET phẳng,
một Gate duy nhất điều khiển kênh Drain-Source. Chân Gate như vậy khơng có khả
năng kiểm soát tốt trường tĩnh điện từ bề mặt của kênh bên cạnh G, dẫn đến việc xuất
hiện dòng rò rĩ giữa Source và Drain ngay cả khi Gate tắt. Ngược lại, trong FinFET,
kênh bán dẫn là một vậy dọc mỏng với Gate được “bao bọc” hoàn toàn xung quanh kênh
giữa Source và Drain. Chân Gate FinFET có thể được coi như một multiple-gate bao
quanh kênh. Một multiple-gate như vậy có thể làm cạn kiệt hồn tồn kênh của các hạt
tải. Điều này dẫn đến việc kiểm soát tĩnh điện của kênh tốt hơn nhiều và do đó có các
đặc tính điện áp tốt hơn.

3.1.3. Ưu điểm của FinFET
 Kiểm soát kênh tốt hơn.
 Hạn chế các hiệu ứng short-channel.
 Dòng rò rỉ tĩnh thấp hơn.
 Tốc độ chuyển đổi nhanh hơn.
 Dòng qua D cao hơn.
 Điện áp chuyển mạch thấp hơn.
14


Tiểu luận

GVHD: TS. Trần Hồng Linh

 Sự tiêu thụ ít điện năng.

3.1.4. Thách thức của FinFET

 Khó khăn trong việc điều khiển Dynamic Vth.
 Chiều rộng thiết bị được lượng tử hóa. Khơng thể tạo ra các phần nhỏ của các
vây, theo đó nhà thiết kế chỉ định kích thước của thiết bị theo bội số của toàn bộ các vây.
 Parasitics cao hơn do cấu hình 3-D.
 Hiệu ứng góc: điện trường ở góc ln khuếch đại so với điện trường ở thành bên
(điều này có thể được giảm thiểu bằng cách sử dụng một lớp Nitrat ở các góc).
 Chi phí chế tạo cao.

Gate-all-around FET (GAAFET)
3.2.1.

Giới thiệu:

Khi FinFET đạt tới cơng nghệ 5nm có thể gây ra những sự cố khơng mong muốn và
giảm tính lưu động do sự thay đổi về chiều rộng kênh. Để giải quyết vấn đề này, một
trong những ứng cử viên bán dẫn sáng giá lúc bấy giờ đó là Gate-all-around FET (GAA
FET).

15


Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 3.2.1. GAA FET

GAA FET khá tương tự với FinFET, đây là một thiết bị multiple-gate và tùy vào thiết
kế mà nó có hai hoặc bốn chân Gate bao quanh vùng kênh. Nó được xem là một CMOS
tối hậu về mặt tĩnh điện. Về cơ bản, GAA FET là một dây nano silicon với chân Gate

bao xung quanh nó. Cấu trúc dây nano có thể được đinh nghĩa là một vật thể có khía
cạnh 1D trong đó tỷ lệ chiều dài trên chiều rộng lớn hơn 10nm và chiều rộng nhỏ hơn
10nm. Kênh có thể có dạng hình trụ và Gate có dạng hình trịn. Đường kính của kênh
có thể được giữ dưới 10nm mà khơng ảnh đến đặc tính điện của nó. Trong một số trường
hợp đặc biệt, GAA FET có thể có vật liệu InGaAs hoặc các vật liệu III -V khác trong
các kênh.
GAA có hai loại:
 GAA kênh N: kênh được tạp chất loại n+
 GAA kênh P: kênh được pha tạp chất loại p+

3.2.2. Tại sao lại chọn GAA FET ?
Khi thế giới đang hướng tới công nghệ nano với mật độ bán dẫn ngày càng tăng. Do
đó, việc giảm quy mô của các bán dẫn là điều bắt buộc, nhưng khi giảm kích thước bán
dẫn sẽ dẫn đến việc suy giảm hiệu suất của thiết bị. Sự suy giảm này là do hiệu ứng
short-channel gây ra như do dòng điện dưới ngưỡng hoặc dòng qua Drain bị giảm. Một
số cấu trúc bán dẫn double-gate, tri-gate đã thay thế MOSFET. Các cấu trúc GAA đã
cho thấy khả năng kiểm soát mạnh mẽ qua kênh bằng chân Gate trái ngược với các
Multi-gate FET khác. Nó là bán dẫn có tính dẫn điện và kiểm sốt dịng điện cao nhất.
16


Tiểu luận

GVHD: TS. Trần Hoàng Linh

3.2.3. Ưu điểm của GAA FET:








Khả năng kiểm sốt chân Gate tốt hơn vì các Gate nằm xung quanh kênh.
Dịng rị hầu như khơng đáng kể.
Ảnh hưởng của short-channel là rất ít.
Dịng qua Drain cao.
Độ dốc dưới ngưỡng thấp.
Hiệu ứng góc khơng đáng kể (đặc biệt nếu hình dạng kênh là hình trụ).

3.2.4. Thách thức của GAA FET
 Khó chế tạo do các Gate nằm xung quanh kênh nên trong quá trình chế tạo dễ dẫn
đến kênh bị đứt.
 Vấn đề tỏa nhiệt.

Từ Finfet 3nm đến GAA FET 2nm:
3.3.1. Giới thiệu:
Một vài công xưởng vẫn tiếp tục phát triển các quy trình mới dựa trên các bán dẫn
GAA thế hệ mới, bao gồm các phiên bản tiên tiến hơn, có tính lưu động cao, nhưng việc
đưa những công nghê này vào sản xuất sẽ rất khó khăn và tốn kém.
Các tập đồn Intel, SamSung, TSMC và những tập đồn cơng nghệ khác đang đặt
nền móng cho việc chuyển đổi từ finFET sang GAA FETs tại các 3nm node và 2nm
node. GAA FETs giữ hy vọng về hiệu suất tốt hơn, cơng suất thấp hơn, rị rỉ thấp hơn
và được yêu cầu dưới 3nm, khi các finFET khơng cịn ưu thế nữa. Nhưng mặc dù những
bán dẫn có hình dạng mới này được coi là bước tiến hóa từ finFET và chúng được nghiên
cứu và phát triển trong nhiều năm, bất kỳ loại hoặc vật liệu bán dẫn mới nào cũng là
đương đầu, thử thách lớn đối với ngành công nghiệp chip. Các nhà sản xuất chip đã trì
hỗn việc chuyển đổi lâu nhất có thể, nhưng để tiếp tục thu hẹp, GAA FET là bắt buộc.

17

Tiểu luận

GVHD: TS. Trần Hồng Linh

Hình 3.3.1. Bán dẫn Planar -finFET -GAA FET

Handel Jones, CEO của IBS nói: “GAA technology is critical for the continued
scaling of the transistor. A key characteristic of 3nm GAA is threshold voltage, which
can be 0.3V. This enables significantly better switching with lower standby power
compared to 3nm finFETs.”

3.3.2. Thách thức mở rộng quy mô chip:
Số lượng các cơng ty có thể đủ khả năng sản xuất các advanced-node chip đã giảm
dần theo giai đoạn hình học, chi phí ngày càng trở nên đắt đỏ hơn với mỗi node mới.
Trong nhiều thập kỷ, ngành công nghiệp vi mạch bắt kịp với Định luật Moore, tăng
gấp đôi mật độ bán dẫn sau mỗi 18 đến 24 tháng để thêm nhiều chức năng vào khuôn.
Nhưng khi chi phi của mỗi node quy trình mới tăng lên, nhịp đã chậm lại. Điều này lần
đầu tiên được nhận thấy tại 20nm, khi các bán dẫn phẳng khơng cịn khả năng phát triển
và cần được thay thế bằng các finFET và nó có thể chậm hơn nữa khi GAA FET ra đời.
FinFET đã làm giảm đáng kể hiện tượng dòng rò rĩ tại 22nm, tại 16nm và 14nm. Ở
7nm trở xuống, hiện tượng rò rĩ tĩnh điện trở thành một vấn đề nan giải, đồng thời ưu
điểm về công suất và hiệu suất bắt đầu giảm đi. Trước đây, các nhà sản xuất chip có thể
mong đợi thơng số kỹ suất của bán dẫn tăng 0,7 lần, với hiệu suất tăng 40% cho cùng
một lượng cơng suất và giảm 50% diện tích. Nhưng hiện tại, hiệu suất chỉ tăng khoảng
trong tầm 15% đến 20% và chúng cịn địi hỏi các quy trình phức tạp hơn, vật liệu mới
và thiết bị sản xuất khác nhau để đạt được những kết quả đó.
Để giảm chi phí, các nhà sản xuất chip đã bắt đầu triển khai các cấu trúc mới không
đồng nhất so với trước đây và chọn lọc kĩ càng hơn về những gì được sản xuất ở các

node quy trình mới nhất. Với sự phát triển của công nghệ cùng với nhu cầu thu hẹp các
chip, các công ty bán dẫn đã và đang nghiên cứu phát triện tại 3nm và hơn thế nữa.
Nhưng Walter Ng, phó chủ tịch phát triển kinh doanh của UCM cho biết: “It is really
about die economics”. Vì chi phí cao ngất ngưỡng nên rất ít khách hàng và ít ứng dụng
18


Tiểu luận

GVHD: TS. Trần Hồng Linh

đủ khả năng để có thể tận dụng được công nghệ đắt tiền này. Ngay cả đối với những
người có đủ khả năng chi trả, một số kích thước khn lại chạy ngược với kích thức ô
tối đa dẫn đến những thách thức về năng suất.

3.3.3. Tại sao lại chọn nanosheet ?
Khi các FinFET đạt đến giới hạn thực tế của chúng khi chiều rộng vây đạt đến 5nm
(tương đương với 3nm node), các nhà sản xuất chip sẽ phải chuyển sang nanosheet FETs
tại 3nm/2nm và có thể tiến xa hơn. Gate-all-around khác với finFET, nó là một cấu trúc
bán dẫn được sử đổi trong đó Gate tiếp xúc với kênh từ mọi phí và cho phép tiếp tục mở
rộng quy mô.
Lúc đầu, các thiết bị GAA sử dụng các nanosheet xếp chồng lên nhau theo chiều dọc.
Chúng được xây dựng bằng các tấm ngang riêng biệt, được bao quanh bởi Gate ở tất cả
các phía. Điều này cung cấp khả năng kiểm sốt kênh hơn so với FinFET. Với FinFET,
độ rộng của thiết bị được lượng tử hóa,nhưng với nanosheet, các nhà cung cấp vi mạch
có khả năng thay đổi độ rộng của các tấm trong bán dẫn. Các cấu trúc GAA cải thiện
khả năng điều khiển short-channel để mở rộng quy mô chiều dài Gate hơn nữa và các
nanosheet xếp chồng lên nhau có thể cải thiện sức mạnh truyền động đến các footprint.
Bên cạnh những ưu điểm về mặt kỹ thuật, các nanosheet FET còn đang được phát
triển tại một số xưởng đúc, mang đến cho khách hàng nhiều lựa chọn khác nhau.

Hiện nay, tập đoàn SamSung đang lên kế hoạch giới thiệu cho thế giới các nanosheet
ở quy trình 3nm vào năm 2022/2023. Tuy SamSung đang dẫn đầu về GAA 3nm, nhưng
TSMC cũng đang lên kế hoạch phát triển GAA 2nm vào năm 2024 đến năm 2025. Dù
vậy, chi phí để phát triển 5nm/3nm và hơn thế là rất cao.

3.3.4. Chế tạo nanosheet
Giống quá trình chuyển đổi từ bán dẫn phẳng sang finFET, quá trình chuyển từ
finFET sang GAA sẽ rất khó khăn. Với finFET, một trong những thách thức lớn đó là
việc tối ưu hóa thiết bị trên một bề mặt thẳng đứng và do đó, dẫn đến rất nhiều thách
thức về việc chuẩn bị bề mặt và sư kết bám đã đặt ra. Bây giờ với GAA, nhà sản xuất
phải tối ưu hóa thiết bị ở bên dưới của cấu trúc. Những thác thức về chuẩn bị bề mặt và
kết bám sẽ càng khó khăn hơn ở đây.

19